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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 윤광섭
- 발행연도
- 2015
- 저작권
- 인하대학교 논문은 저작권에 의해 보호받습니다.
이용수1
이 논문의 연구 히스토리 (3)
2015
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본 논문에서는 AP 전력 공급과 같은 모바일 어플리케이션에 적합한 히스테리틱 벅 변환기를 제안한다. 설계한 변환기는 3.7V의 입력전압을 받고 1.2V의 출력전압을 생성하며 연속 전도 모드에서 최소 5.5mV의 출력전압 리플을 나타내고 6us 이내의 전이 응답 시간을 가진다. 모바일 용 전력관리회로는 부하단이 저전압 저전력을 요구하기 때문에 출력전압 리플이 작아야하고 전이 응답 특성이 좋아야 한다. 위 조건을 만족시키기 위해 빠르고 고정된 스위칭 주파수를 가지는 히스테리틱 제어 구조의 변환기를 설계하였다.
제안하는 히스테리틱 벅 변환기는 삼각파 신호 추가회로, PLL(Phase Locked Loop) 구조의 지연시간 제어회로 그리고 영전류 감지회로의 출력 신호를 통한 불연속/연속 전도 모드 판별회로로 구성되어있다. 다른 피드백 제어방식에 비해 느린 스위칭 주파수를 갖는 히스테리틱 변환기의 단점을 개선하기 위하여 삼각파 추가 신호회로를 이용하였다. 빠른 스위칭 주파수에서 동작함으로 출력전압 리플을 감소시킬 수 있고 전력 필터단에 저용량 인덕터를 사용할 수 있다. 이는 곧 원가절감과 변환기 크기의 감소를 의미한다. PLL 구조의 지연시간 제어회로를 이용하여 스위칭 주파수를 2MHz로 고정시킴으로써 EMI(Electro Magnetic Interference) 차단 특성을 개선하였고 불연속/연속 전도 모드 판별회로를 통해 불연속 전도 모드에서는 2MHz 이하의 스위칭 주파수에서 동작하도록 하여 스위칭 손실 감소에 의한 전력전달 효율을 향상시켰다.
제안한 히스테리틱 벅 변환기는 동부 0.35㎛ 60V BCDMOS 2 Poly 4 Metal 공정을 이용하여 제작되었으며 코어 회로의 다이 사이즈는 1350㎛ x 1350㎛이다. 측정 결과 80mA의 부하 전류 구동 시 1.81MHz의 스위칭 주파수에서 동작하였으며 300mA와 400mA의 부하 전류 상황에서는 2MHz의 일정한 스위칭 주파수를 보여주었다. 출력전압 리플은 20mV의 이내의 값을 가졌고 50∼400mA 부하전류 범위에서 최소 89% 이상의 전력전달 효율을 나타내었다.
제안하는 히스테리틱 벅 변환기는 삼각파 신호 추가회로, PLL(Phase Locked Loop) 구조의 지연시간 제어회로 그리고 영전류 감지회로의 출력 신호를 통한 불연속/연속 전도 모드 판별회로로 구성되어있다. 다른 피드백 제어방식에 비해 느린 스위칭 주파수를 갖는 히스테리틱 변환기의 단점을 개선하기 위하여 삼각파 추가 신호회로를 이용하였다. 빠른 스위칭 주파수에서 동작함으로 출력전압 리플을 감소시킬 수 있고 전력 필터단에 저용량 인덕터를 사용할 수 있다. 이는 곧 원가절감과 변환기 크기의 감소를 의미한다. PLL 구조의 지연시간 제어회로를 이용하여 스위칭 주파수를 2MHz로 고정시킴으로써 EMI(Electro Magnetic Interference) 차단 특성을 개선하였고 불연속/연속 전도 모드 판별회로를 통해 불연속 전도 모드에서는 2MHz 이하의 스위칭 주파수에서 동작하도록 하여 스위칭 손실 감소에 의한 전력전달 효율을 향상시켰다.
제안한 히스테리틱 벅 변환기는 동부 0.35㎛ 60V BCDMOS 2 Poly 4 Metal 공정을 이용하여 제작되었으며 코어 회로의 다이 사이즈는 1350㎛ x 1350㎛이다. 측정 결과 80mA의 부하 전류 구동 시 1.81MHz의 스위칭 주파수에서 동작하였으며 300mA와 400mA의 부하 전류 상황에서는 2MHz의 일정한 스위칭 주파수를 보여주었다. 출력전압 리플은 20mV의 이내의 값을 가졌고 50∼400mA 부하전류 범위에서 최소 89% 이상의 전력전달 효율을 나타내었다.
목차
제 1 장 서 론 1제 2 장 DC-DC 벅 변환기 설계 42.1 DC-DC 벅 변환기의 개요 42.2 히스테리틱 벅 변환기의 개요 152.3 히스테리틱 제어의 장점과 단점 202.4 PLL(Phase Locked Loop)의 개요 21제 3 장 제안하는 히스테리틱 벅 변환기 설계 243.1 기존 논문들의 방법과 문제점 243.2 제안하는 히스테리틱 벅 변환기의 구조 293.3 기본 구성블록 회로설계 353.3.1 히스테리시스 비교기 설계 353.3.2 클럭 생성기 설계 363.3.3 삼각파 신호 추가회로 설계 383.3.4 영전류 감지 회로와 불연속/연속 전도 모드 판별회로 설계 393.3.5 지연시간 제어회로 설계 43제 4 장 실험 결과 및 고찰 464.1 제안한 히스테리틱 벅 변환기 모의실험 결과 474.2 제작된 칩의 측정결과 및 성능 분석 484.2.1 측정 환경 484.2.2 평가용 기판 측정결과 및 성능 분석 494.3 기존 논문과의 성능 비교 및 고찰 54제 5 장 결 론 56참고 문헌 57
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