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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 이현빈
- 발행연도
- 2015
- 저작권
- 한밭대학교 논문은 저작권에 의해 보호받습니다.
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저전력, 고성능 FPGA 설계 기술의 발전으로 FPGA기반의 애플리케이션이 다양화 되었다. 소형화와 고속화를 추구하는 시장의 요구에 따라 칩의 집적도가 높아졌고 핀의 간격은 더욱 줄어들었다. 칩은 시스템 동작 후 외부 환경의 영향을 받기 시작하면서 내부 간섭에 따른 손상이 발생하여 오랜 동작은 트랜지스터의 오류를 야기하고 시스템 전체에 큰 영향을 준다. 그러므로 신뢰성 보장을 위한 정기적인 자가 진단이 필수적이다. 간섭에 따른 시스템의 손상과 오류를 진단하기 위한, 기존 Built-in Self Test(BIST)는 Circuit Under Test(CUT)외에 내부에 테스트 실행과 검증을 위한 Test Pattern Generator(TPG)와 Output Response Analyzer (ORA)를 포함하기 때문에 많은 테스트 시간과 오버헤드를 갖게 되어 테스트에 많은 부담을 준다. 이러한 문제를 해결하기 위해, 본 논문에서는 FPGA 내의 테스트 회로인 Boundary-Scan Chain(BSC)를 활용한 FPGA 자가 테스트 구조를 제안한다. BSC와 FPGA 내부 소수의 Logic Element(LE)를 사용한 TPG와 ORA 구조를 제시한다. 결과적으로 IEEE 1149.1(JTAG)을 통한 테스트 제어가 가능하므로 프로세서가 FPGA의 JTAG 신호에 접근할 수 있도록 보드를 설계함으로써 프로세서를 사용한 온-보드(on-board) FPGA 테스트가 가능하고 Test Configuration 시간을 줄여 총 테스트 시간을 줄일 수 있다.
목차
Ⅰ. 서 론 ……………………………………………………………………………… 11.1 연구 필요성 및 목적 ……………………………………………………………… 11.2 연구 내용 …………………………………………………………………………… 1Ⅱ. 이론적 배경 ………………………………………………………………………… 32.1. Field Programmable Gate Arrays …………………………………………… 42.1.1. SRAM based FPGA ………………………………………………………… 52.1.2. FPGA Architecture ………………………………………………………… 62.1.2.1. Look Up Table …………………………………………………………… 72.1.2.2. Logic Element …………………………………………………………… 82.1.3. FPGA Routing ……………………………………………………………… 92.2. Very-Large-Scale Integration TEST & Debugging …………………112.2.1. Fault Models and Detection ……………………………………………… 112.2.1.1. Stuck-At Fault ………………………………………………………… 112.2.1.2. Address Fault … ………………………………………………………… 112.2.1.3. Transition Fault ………………………………………………………… 122.2.2. Built-in Self Test …………………………………………………………… 122.2.2.1. Test Pattern Generator ……………………………………………… 142.2.2.2. Circuit Under Test & Output Response Analyzer …………… 152.2.3. Boundary-Scan Test ……………………………………………………… 152.3 관 련 연 구 ……………………………………………………………………… 20Ⅲ. Processor based on-board FPGA Test …………………………………… 243.1. 개 요 ………………………………………………………………………… 243.2. Board and FPGA Test Architecture ……………………………………… 243.3. Reusing FPGA Test Infrastructure ………………………………………… 263.3.1. Required Conditions ……………………………………………………… 263.3.2. Using FPGA Input-Output Block (IOB) for BIST …………………… 273.4. Test Control ………………………………………………………………… 303.4.1. Test Pattern Generation …………………………………………………… 313.4.2. Test Result Compression ………………………………………………… 32Ⅳ. 실험결과 및 분석 ………………………………………………………………… 34Ⅴ. 결 론 …………………………………………………………………………… 37참 고 문 헌 …………………………………………………………………………… 38ABSTRACT ……………………………………………………………………………… 40
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