변위 히스토리 버퍼를 이용한 명령어 및 데이터 프리페치 기법 :

정용수

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자료유형: 학위논문

저자정보: 정용수 (인하대학교, 인하대학교 대학원)

지도교수: 최상방

발행연도: 2015

저작권: 인하대학교 논문은 저작권에 의해 보호받습니다.

이용수3

이 논문의 연구 히스토리 (4)

2015

변위 히스토리 버퍼를 이용한 명령어 및 데이터 프리페치 기법

정용수 , 김진혁 , 조태환 외 1명 전자공학회논문지 2015.10 학술저널

변위 히스토리 테이블을 이용한 데이터 프리페칭 기법

정용수 , 최상방 정보 및 제어 논문집 2015.04 학술대회자료

변위 히스토리 테이블을 이용한 데이터 프리페칭 기법

정용수 , 최상방 대한전기학회 학술대회 논문집 2015.04 학술대회자료

변위 히스토리 버퍼를 이용한 명령어 및 데이터 프리페치 기법

정용수 일반 2015.01 학위논문

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지난 수십 년 간 프로세서의 속도는 빠르게 성장했지만 메모리의 속도는 더디게 발전했다. 현 세대 프로세서는 프로그램을 수행하는데 수 사이클이 소모된다. 하지만 메모리에서 필요한 데이터를 가져오기 위해서는 수백 사이클을 기다려야하기 때문에 병목현상이 발생한다. 이를 해결하고자 메모리를 계층화하여 프로세서와 메모리 사이에 캐시 메모리 장치를 추가해 프로세서와 메모리 사이의 속도 차이를 줄일 수 있었다.
메모리 레이턴시를 줄이는 또 다른 방법으로는 프리페치 기법이 있다. 프리페치 기법은 프로세서가 필요한 데이터를 예측해 미리 가져오는 방법으로 소프트웨어 또는 하드웨어 수준에서 실행될 수 있다. 소프트웨어에 의한 프리페치 기법은 프로그래머나 컴파일러가 프리페치 명령어를 코드에 삽입하는 방법이고, 하드웨어에 의한 프리페치 기법은 프로세서가 필요로 하는 데이터의 히스토리를 저장하고 동일한 데이터가 필요할 때 하드웨어가 프리페치 요청을 하는 방법이다.
본 논문에서는 변위 필드를 이용해 히스토리 레코드를 생성하는 기법과 히스토리 레코드의 기준이 되는 트리거 블록에 우선순위를 부여하여 효율적인 캐시 교체를 가능하게 하는 하드웨어 프리페치 기법을 제안한다. 히스토리 레코드의 트리거 블록을 기준으로 히스토리를 생성하기 때문에 프로그램의 시퀀스를 고려할 수 있으며, 히스토리를 변위 값으로 저장하기 때문에 트리거 주소와 변위필드에 저장된 값을 더해 빠르게 명령어 또는 데이터 주소를 프리페치 할 수 있다. 또한, 트리거 블록에 우선순위를 부여하고 캐시 교체 정책으로 랜덤 교체 방법을 사용해 캐시 공간이 가득 찼을 때 우선순위가 낮은 블록부터 랜덤하게 교체하는 방법을 제안한다.
제안하는 하드웨어 프리페처의 성능을 평가하기 위해 메모리 분석 시뮬레이터인 gem5와 PARSEC 벤치마크 프로그램을 사용하였다. 그 결과 비트벡터를 이용해 공간영역을 생성하는 기존의 하드웨어 프리페처와 비교해 L1 데이터 캐시의 미스율은 평균 약 44.5% 감소하였고 L1 명령어 캐시의 미스율은 평균 약 31% 감소하였다. 또한 IPC (Instruction Per Cycle)는 평균 약 23.7% 향상을 보였다.

Over the past few decades, the speed of the processor has rapidly developed but the speed of the memory has developed slowly. The current generation of processor spend the number of cycles for executing a program. However, there is a bottleneck in a memory to wait for a few hundred cycles for taking required data from a memory. To solve this problem, a memory is layered and a cache memory is added between processor and memory, then the speed difference between a processor and memory would be able to reduce.
Alternatively, there is a prefetch technique to reduce memory latency. The prefetching technique is the way that the data would be predicted and taken in advance. Prefetching techniques may be implemented in software or hardware level. Software prefetch mechanism inserts a prefetch command into the code by a programmer or compiler, and hardware prefetch mechanism stores a history of data that is needed for a processor and requests for prefetching from a hardware when the same data are required.
In this thesis, we propose hardware prefetch mechanism with an efficient cache replacement policy by giving priority to the trigger block in which a spatial region and producing a spatial region by using the displacement field. It could be taken into account the sequence of the program since a history is based on the trigger block of history record, and it could be quickly prefetching the instructions or data address by adding a stored value to the trigger address and displacement field since a history is stored as a displacement value. Also, we proposed a method of replacing at random by the cache replacement policy from the low priority block when the cache area is full after giving priority to the trigger block.
We analyzed using the memory simulator program gem5 and PARSEC benchmark to assess the performance of the hardware prefetcher. As a result, compared to the existing hardware prefecture to generate the spatial region using a bit vector, L1 data cache miss rate was reduced about 44.5% on average and an average of 26.1% of L1 instruction misses occur. In addition, IPC (Instruction Per Cycle) showed an improvement of about 23.7% on average.

제 1 장 서 론 1
제 2 장 기존의 프리페치 기법 4
2.1 소프트웨어에 의한 프리페치 기법 6
2.2 하드웨어에 의한 프리페치 기법 7
2.2.1 순차적 프리페치 기법 7
2.2.2 스트라이드 프리페치 기법 8
2.2.3 공간 메모리 스트리밍 10
2.2.4 프로액티브 인스트럭션 페치 11
제 3 장 제안한 하드웨어 프리페치 기법 15
3.1 제안한 하드웨어 프리페치 기법의 개요 15
3.2 변위를 이용한 히스토리 레코드 생성 단계 17
3.3 히스토리 레코드를 이용한 예측 단계 18
3.4 캐시 교체 정책의 최적화 19
제 4 장 시뮬레이션 및 성능 분석 24
4.1 gem5 simulator 24
4.2 시뮬레이션 환경 25
4.3 시뮬레이션 결과 및 분석 27
4.3.1 L1 캐시의 미스율 27
4.3.2 Set-Associativity에 따른 L1 캐시의 미스율 변화 30
4.3.3 캐시 교체 정책에 따른 L1 캐시의 미스율 34
4.3.4 제안된 프리페치의 IPC Speedup 40
제 5 장 결 론 41

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