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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 강진구
- 발행연도
- 2016
- 저작권
- 인하대학교 논문은 저작권에 의해 보호받습니다.
이용수3
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본 논문에서는 단열회로를 적용하여 에너지 소모를 줄일 수 있는 뇌 심부 자극기 컨트롤러 회로를 제안하고 있다. 일반적으로 뇌 심부 자극기 시스템은 몸속에 삽입되어 동작을 한다. 몸속에 삽입된 펄스 생성기는 배터리 수명이 다하면 3∼5년 마다 교체해 주어야 하며, 이를 위해서는 재수술이 필요하다. 그러므로 뇌 심부 자극기 시스템을 저 전력으로 설계하는 것은 뇌 심부 자극기 시스템에서 가장 큰 이슈이다. 그리하여 충전 시 소모되는 에너지를 줄이고, 방전 시 소모되는 에너지를 재사용하기 위해 단열회로를 적용하여 뇌 심부 자극기 컨트롤러를 설계하였다.
뇌 심부 자극기 컨트롤러는 시스템 내 PWM 복조기에서 일련의 30비트 데이터를 전송 받아 데이터에 따른 자극기 내 스위치 신호 온-오프를 컨트롤하여 뇌 심부 자극에 필요한 전류 파형을 생성하는 역할과 저장된 데이터 중 음극 진폭 정보를 3비트 DAC에 전송하는 역할을 담당한다. 그리하여 최종적으로는 자극기 블록에서 전류 자극 파형을 생성하고, 채널을 통해 자극을 하게 된다.
먼저 1.8V의 전원을 갖는 TowerJazz 180nm BCD 공정을 통해 CMOS 뇌 심부 자극기 컨트롤러와 파워 복원 블록, 클럭 & 데이터 복원 블록, 자극기 블록, 전하 감지기 블록과의 통합성을 확인하였다. CMOS 뇌 심부 자극기 컨트롤러는 데이터 저장과 1번 자극시 3.87uW, cccii데이터 저장시 3.74uW, 1번 자극 시 4.59uW의 전력을 소비하는 것을 확인하였으며. CMOS 뇌 심부 자극기의 크기는 950 um * 630 um이다. 그리고 제안한 단열회로를 적용한 뇌 심부 자극기 컨트롤러는 3.3V를 갖는 MagnaChip 350nm 공정을 적용하여 설계를 수행하였다. 제안한 회로의 크기는 1538 um * 906 um 이며 , CMOS 회로에 비해 제안한 회로는 35.23%의 에너지 소모 감소를 확인하였다.
뇌 심부 자극기 컨트롤러는 시스템 내 PWM 복조기에서 일련의 30비트 데이터를 전송 받아 데이터에 따른 자극기 내 스위치 신호 온-오프를 컨트롤하여 뇌 심부 자극에 필요한 전류 파형을 생성하는 역할과 저장된 데이터 중 음극 진폭 정보를 3비트 DAC에 전송하는 역할을 담당한다. 그리하여 최종적으로는 자극기 블록에서 전류 자극 파형을 생성하고, 채널을 통해 자극을 하게 된다.
먼저 1.8V의 전원을 갖는 TowerJazz 180nm BCD 공정을 통해 CMOS 뇌 심부 자극기 컨트롤러와 파워 복원 블록, 클럭 & 데이터 복원 블록, 자극기 블록, 전하 감지기 블록과의 통합성을 확인하였다. CMOS 뇌 심부 자극기 컨트롤러는 데이터 저장과 1번 자극시 3.87uW, cccii데이터 저장시 3.74uW, 1번 자극 시 4.59uW의 전력을 소비하는 것을 확인하였으며. CMOS 뇌 심부 자극기의 크기는 950 um * 630 um이다. 그리고 제안한 단열회로를 적용한 뇌 심부 자극기 컨트롤러는 3.3V를 갖는 MagnaChip 350nm 공정을 적용하여 설계를 수행하였다. 제안한 회로의 크기는 1538 um * 906 um 이며 , CMOS 회로에 비해 제안한 회로는 35.23%의 에너지 소모 감소를 확인하였다.
목차
목 차국 문 요 약 i영 문 요 약 ii그림 목 차 v표 목 차 vi제 1 장 서 론 1제 2 장 CMOS 회로와 단열 회로 32.1 CMOS 회로의 에너지 소모 분석 32.1.1 스위칭에 의한 에너지 손실 42.1.2 단락전류에 의한 에너지 손실 62.1.3 누설전류에 의한 에너지 손실 82.2 단열회로의 소모 에너지 분석 102.2.1 단열 회로서의 단열 손실 112.2.2 단열 회로의 비단열 손실 132.2.3 단열 회로의 누설전류에 의한 에너지 손실 16제 3 장 다양한 단열회로의 동작 분석 193.1 Cross-coupled PMOS를 이용한 단열 회로 193.1.1 ECRL(Efficient Charge Recovery Logic) 193.2 부트스트랩을 이용한 단열 회로 213.2.1 NEAL(NMOS Energy Recovery Logic) 213.3 다이오드를 이용한 단열 회로 233.3.1 ADL(Adiabatic Dynamic Logic) 233.3.2 QSERL(Quasi-Static Energy Recovery Logic) 24제 4 장 제안하는 단열회로를 적용한 뇌 심부 자극기 컨트롤러 274.1 뇌 심부 자극술 시스템 개요 274.2 전체 뇌 심부 자극기 시스템 284.3 제안하는 단열 회로를 적용한 뇌 심부 자극기 컨트롤러 324.3.1 제안하는 단열회로를 적용한 뇌 심부 자극기 컨트롤러 전체 구조와 동작이해 324.3.2 리셋이 있는 단열 D Flip-Flop 40제 5 장 실험 결과 및 고찰 42제 6 장 결론 53참 고 문 헌 54
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