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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 임한상
- 발행연도
- 2016
- 저작권
- 광운대학교 논문은 저작권에 의해 보호받습니다.
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Field-programmable gate array (FPGA) 기반으로 구현된 딜레이 라인 (delay-line) 방식 시간-디지털 변환기 (time-to-digital converter)는 구조가 매우 단순하고, 빠른 변환속도를 가지므로 다양한 분야에서 활용되고 있다. 하지만 딜레이 라인 방식 시간-디지털 변환기의 시간 측정범위를 향상시키기 위해서는 딜레이 라인의 길이를 늘려야 하므로 사용되는 소자가 많아지고, 딜레이 셀 사이에 지연시간 차이가 커지며, 공정 변화와 온도 및 전원 특성으로 인한 비선형성이 증가하는 단점이 있다.
따라서 본 논문은 딜레이 라인에 4-천이 (transition) 펄스 트레인 (pulse-train)을 입력하여 시간 측정범위 및 선형성을 향상시키고, resource를 효율적으로 사용하는 시간-디지털 변환기 구조를 제안한다. 그리고 플립플롭으로 구성된 천이상태검출부를 설계하여 준안정 상태 (meta-stable state)를 피하면서 중지신호 입력 시 펄스 트레인에서 사용된 천이를 판별하는 구조를 갖는다.
제안한 펄스 트레인 입력 방식 시간-디지털 변환기의 성능 측정 결과, 시간 측정범위가 동일한 딜레이 라인에 대해서는 1478 ㎰에서 5070 ㎰로 3.43배 향상되었다. 따라서 안정적인 오실레이터를 사용하여 정확한 시간 간격을 측정할 수 있고, 동일한 카운터 비트로 더 긴 시간 간격 측정이 가능하다. 또한, 동일한 시간 측정범위에 대해서는 사용되는 딜레이 셀의 개수가 240개에서 72개로 70 % 감소하였으며, 비선형성이 19 % 개선되었다.
따라서 본 논문은 딜레이 라인에 4-천이 (transition) 펄스 트레인 (pulse-train)을 입력하여 시간 측정범위 및 선형성을 향상시키고, resource를 효율적으로 사용하는 시간-디지털 변환기 구조를 제안한다. 그리고 플립플롭으로 구성된 천이상태검출부를 설계하여 준안정 상태 (meta-stable state)를 피하면서 중지신호 입력 시 펄스 트레인에서 사용된 천이를 판별하는 구조를 갖는다.
제안한 펄스 트레인 입력 방식 시간-디지털 변환기의 성능 측정 결과, 시간 측정범위가 동일한 딜레이 라인에 대해서는 1478 ㎰에서 5070 ㎰로 3.43배 향상되었다. 따라서 안정적인 오실레이터를 사용하여 정확한 시간 간격을 측정할 수 있고, 동일한 카운터 비트로 더 긴 시간 간격 측정이 가능하다. 또한, 동일한 시간 측정범위에 대해서는 사용되는 딜레이 셀의 개수가 240개에서 72개로 70 % 감소하였으며, 비선형성이 19 % 개선되었다.
목차
제 1장 서론 11.1 연구 배경 11.2 연구 내용 4제 2장 관련 연구 62.1 TDC 구조 62.2 TDC 종류 82.3 딜레이 라인 방식 TDC 102.4 시간 측정범위 향상 방법 12제 3장 펄스 트레인 입력 방식 TDC 구현 163.1 동작원리 163.2 설계 및 구현 193.2.1 입력부 213.2.2 펄스트레인발생부 223.2.3 딜레이라인부 273.2.4 천이상태검출부 32제 4장 성능 측정 374.1 측정 환경 374.2 측정 결과 39제 5장 결론 44참고문헌 46
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