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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 이정훈
- 발행연도
- 2017
- 저작권
- 경상대학교 논문은 저작권에 의해 보호받습니다.
이용수9
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The goal of this paper is to propose a high performance L1 cache structure for the high clock CPU. The proposed cache memory consists of three parts, i.e., a direct-mapped cache to support fast access time, a two-way set associative buffer to reduce miss ratio, and a way-select table. The most recently accessed data is stored in the direct-mapped cache. If a data has a high probability of a repeated reference, when the data is replaced from the direct-mapped cache, the data is stored into the two-way set associative buffer. For the high performance and fast access time, we propose an one way among two ways set associative buffer is selectively accessed based on the way-select table(WST). According to simulation results, access time can be reduced by about 7% and 40% comparing with a direct cache and Intel i7-6700 with two times more space respectively.
목차
Ⅰ.서론 1Ⅱ.관련 연구 61.Victim cache 62.집합 연관 사상 구조를 버퍼로 이용한 다른 캐시들 10Ⅲ.제안된 캐시 메모리 구조 111.제안 동기 및 방법 112.제안된 캐시 메모리 구조 및 동작 131)직접 사상 캐시 메모리에서 접근 성공 152)직접 사상 캐시 메모리에서 접근 실패 173)직접 연관 버퍼에서 접근 성공 194)집합 연관 버퍼에서 접근 실패 213. WST 알고리즘 234. 제안된 캐시 메모리의 순서도 26Ⅳ.성능평가 27Ⅴ.결론 32참고문헌 33
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