기준전압의 순차적 감소기법을 이용한 높은 에너지 효율의 SAR ADC 구조 :A Highly Energy-Efficient Architecture of SAR ADC Based on Successive Scaling of Reference Voltages

강호진

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자료유형: 학위논문

저자정보: 강호진 (충북대학교, 충북대학교 대학원)

지도교수: 김형원

발행연도: 2017

저작권: 충북대학교 논문은 저작권에 의해 보호받습니다.

이용수7

이 논문의 연구 히스토리 (2)

2017

기준전압의 순차적 감소기법을 이용한 높은 에너지 효율의 SAR ADC 구조

강호진 전자공학부 2017.01 학위논문

2016

기준전압의 순차적 감소기법을 이용한 높은 에너지 효율의 SAR ADC 구조

강호진 , 김형원 대한전자공학회 학술대회 2016.06 학술대회자료

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본 석사 학위논문에서는 저전력 설계로 에너지 사용 효율을 높이고 칩 사용 면적 또한 줄인 연속 근사 방식의 아날로그-디지털 변환기(SAR ADC)의 구조가 제안되었다.
커패시터 배열을 이용한 SAR ADC는 다른 구조의 ADC에 비해 비교적 그 구조가 간단하고 증폭기를 사용하지 않아 에너지 소모량도 적으며 중속도(수 백kHz ~ 수MHz)정도의 변환이 가능하기 때문에 현재 가장 널리 사용되는 ADC 중 하나이다. 그러나 SAR ADC의 내부 커패시터 배열은 해상도를 높일수록 2배씩 큰 커패시터 크기를 요구하며, 이것은 고해상도의 SAR ADC를 구현했을 때 넓은 면적의 차지와 큰 스위칭 에너지의 소모를 야기하는 단점을 가진다. 제안된 기준전압의 순차적 감소기법을 이용한 SAR ADC 구조는 커패시터 배열의 커패시터 크기를 키우는 대신 공급하는 기준 전압의 크기를 조절함으로써 이러한 단점을 없앴다. 커패시터 배열에 사용된 여러 단계의 공급 전압은 기존의 Low Drop Out(LDO) 레귤레이터에 저항 디바이더를 추가하여 생성하였다. 그리고 레이아웃은 공정 오차를 줄이고 높은 SNR을 얻기 위해 Common-Centroid 방식을 적용하였다.
본 논문은 SAR ADC의 스위칭 에너지 소모량을 구하는 공식을 나타내었고 이를 통해 제안한 기법을 적용한 구조가 기존의 SAR 구조에 비해 뛰어난 에너지 효율을 가지는 것을 보였다. 또한 0.13um CMOS 공정을 이용하여 제안된 구조의 12비트 SAR ADC를 구현하였으며 제안된 SAR ADC 구조가 기존의 SAR ADC 구조에 비해 소모하는 평균 에너지 값을 97.31% 감소시키는 것을 보인다. 에너지 소모량에 대한 비교 분석 결과는 Spectre 시뮬레이터를 통하여 검증되었다.

#저전력 #연속 근사형 #아날로그-디지털 변환기 #기준 전압 발생기 #스위칭 에너지

Ⅰ. 서 론 1
Ⅱ. ADC 기본 원리 및 고려 사항 3
2.1 ADC의 기본 원리 3
2.1.1 해상도(Resolution) 4
2.1.2 양자화 오차(Quantization Error) 4
2.2 정적 특성 5
2.2.1 오프셋 에러(Offset Error) 5
2.2.2 풀 스케일 에러(Full Scale Error) 6
2.2.3 DNL 에러(Differential Non-Linearity Error) 7
2.2.4 INL 에러(Integral Non-Linearity Error) 9
2.3 동적 특성 10
2.3.1 Signal to Noise Ratio(SNR) 10
2.3.2 Signal to Noise Plus Distortion Ratio(SNDR) 11
Ⅲ. Sigma-Delta ADC 12
3.1 시그마-델타 모듈레이터 13
3.2 데시메이션 필터 17
3.2.1 CIC(Cascade Integrator-Comb) Filter 17
3.2.2 Butterworth Filter 19
3.3 성능 측정 21
Ⅳ. 기존 SAR ADC 구조 및 동작 알고리즘 23
4.1 SAR ADC의 동작 알고리즘 23
4.2 커패시터 배열 기반의 SAR ADC 25
4.3 Hybrid Resistive-Capacitive SAR ADC 29
4.4 차동 입력 모드 SAR ADC 30
Ⅴ. 제안하는 기준전압의 순차적 감소 기법 및 스위칭 에너지 32
5.1 일반적인 커패시터 배열의 스위칭 에너지 32
5.2 제안하는 기준 전압의 순차적 감소 기법 34
Ⅵ. 제안된 기법을 이용한 SAR ADC의 구현 및 결과 37
6.1 구 현 37
6.1.1 부트스트랩 스위치(Bootstrapped Switch) 38
6.1.2 제안된 커패시터 배열 구조 DAC(Proposed Capacitor array DAC) 41
6.1.3 2단 동적 비교기(Dynamic Two-stage Comparator) 43
6.1.4 SAR 컨트롤 논리 회로(SAR Control Logic) 46
6.1.5 기준 전압 발생기(Reference Voltage Generator) 47
6.2 결 과 50
6.2.1 SNDR / ENOB 50
6.2.2 에너지 소모량 비교 분석 52
6.2.3 Layout 55
Ⅶ. 결 론 56
참고 문헌 57

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