본 논문은 다양한 저 잡음 및 고 이득 CMOS 능동 하향변환 주파수 혼합기들의 설계에 관한 것이다. 첫째로 CMOS 주파수 혼합기들에 잡음 감소를 위한 공통 모드 피드백을 적용한 내용이며, 둘째로 저 잡음 및 고 이득 CMOS 주파수 혼합기를 위한 다이나믹 전류 블리딩 기법을 적용한 내용이다. 마지막으로 고 이득 주파수 혼합기를 위한 캐스코드 전류 블리딩과 gm-boosting 기법을 적용한 내용으로 구성되어있다. 제안된 회로들의 설계는 시뮬레이션과 측정 값을 기반으로 논의된다.
첫째로, 2장에서는 능동 CMOS 주파수 혼합기들에 공통 모드 피드백을 사용한 저 잡음 기법을 설명한다. 제안된 기법은 전류 소스 단과 트랜스컨덕턴스 단 및 출력 단에서 발생하는 공통 모드 flicker잡음과 white 잡음을 줄인다. 이러한 감소들은 전압 제어 발진기가 집적된 주파수 혼합기에서 전압 제어 발진기 성능의 악화와 mismatch와 공정상의 변화로부터 유발하는 공통 모드 잡음이 차동 모드 잡음으로 변화하는 양을 감소시킨다. 추가적으로, 제안된 기법은 네거티브 피드백 기법때문에 공정과 전압 및 온도 (PVT)의 변화에 대한 안정을 얻을 수 있다. 공통 모드 네거티브 피드백 이론은 제안된 기법의 저 잡음 이론을 분석하기위해 적용되었다. 이론적인 분석은 시뮬레이션과 측정으로 증명되었다. 제안된 네거티브 피드백 기법은 고 이득과 저 차동 및 공통 모드 flicker 잡음과 PVT 변화에 대한 잡음 지수와 변환 이득 및 선형 특성의 안정을 위하여 기존의 전류 블리딩 기법에도 적용되었다. 제안된 주파수 혼합기는 1.3 V의 공급 전압에서 3 mW의 전력 소모를 가지면서 19 dB의 전압 변환 이득과 -7 dBm의 선형 특성 및 10 kHz에서 14.2 dB의 flicker 잡음 지수의 측정 결과를 지닌다.
둘째로, 3 장에서는 저 잡음 및 고 이득 CMOS 주파수 혼합기들을 위한 간단한 다이나믹 전류 블리딩 (DCB) 기법에 대한 내용을 설명한다. 기존의 스태틱 전류 블리딩 (SCB) 기법은 고 변환 이득 및 높은 중간 주파수 (IF)에서의 저 잡음 지수를 가질 뿐만 아니라 높은 직접적 메커니즘 flicker 잡음을 가진다. 반면 기존의 DCB 기법은 SCB 기법과 반대의 특성을 지닌다. 제안된 DCB 기법은 저 직접적 메커니즘 flicker 잡음과 높은 IF에서 저 잡음 지수를 얻을 뿐만 아니라, 두 가지의 기존 기법들의 장점들을 합침으로써 높은 변환 이득도 얻는다. 추가적으로, 제안된 DCB 회로는 공통 모드 네거티브 피드백 구조로 구성되어 있기 때문에 mismatch와 공정 변화에 대한 선형성과 잡음 지수를 안정시킨다. 제안된 주파수 혼합기는 1.2 V의 공급 전압에서 4.2 mW의 전력 소모를 하면서 21.2 dB의 변환 이득과 10 kHz에서 16.3 dB 및 10 MHz에서 5.6 dB 의 잡음 지수를 지닌다. 제안된 기법은 flicker 잡음과 변환 이득을 더 향상시키기 위해 폴디드 타입의 주파수 혼합기에도 사용하였다. 전류 재사용 구조는 폴디드 타입 주파수 혼합기에 전류 블리딩 기법을 사용할 수 있게 하였다. 이 구조의 주파수 혼합기는 1.2 V의 공급 전압에서 2.1 mW의 전력 소모를 사용하면서 10 kHz의 IF에서 8.2 dB의 잡음 지수와 2.1 GHz에서 24.1 dB의 변환 이득을 지닌다.
마지막으로, 4장에서는 캐스코드 전류 블리딩 기법과 gm-boosting 기법을 사용한 고 이득 하향변환 주파수 혼합기를 제안했다. 제안된 주파수 혼합기는 기존의 폴디드 타입의 주파수 혼합기와 다르게 nMOS 입력 트랜스컨덕턴스 트랜지스터를 pMOS 스위칭 트랜지스터들과 출력 저항 밑에 위치하도록 설계했다. 이러한 구조는 폴디드 타입의 주파수 혼합기에서 저 전력 소모를 위한 입력 트랜스컨덕턴스 트랜지스터에서 전체 전류를 재사용할 수 있고 고 이득을 위한 전류 블리딩 기법을 적용할 수 있다. 추가적으로, gm-boosting 기법은 포지티브 피드백 인덕터를 추가함으로써 effective 트랜스컨덕턴스를 증가시킨다. 제안된 주파수 혼합기는 1.2 V의 공급 전압에서 3.9 mW 전력 소모를 사용하면서 23.8 dB의 최대 전압 변환 이득과 -10.5 dBm의 선형 특성과 4.3 dB의 최소 잡음 지수 및 7.2에서 8.4 GHz의 3-dB 대역을 지닌다. 0.13?μm RF CMOS 공정을 설계 되었으며 테스트 패드를 포함한 칩 사이즈는 0.9 x 0.95 mm2이다.

This dissertation deals with implementation of various low-noise and high-gain CMOS active down-conversion mixers, namely i) noise reduction using common-mode feedback in CMOS mixers, ii) a dynamic current-bleeding technique for a low-noise and high-gain CMOS mixers, and iii) high-gain mixer using cascode current bleeding and gm-boosting techniques. The design details of the proposed circuits are described and discussed, along with simulation and measurement results.
First, Chapter 2 describes a noise reduction technique using common-mode feedback in active CMOS mixers. The proposed technique decreases common-mode flicker and white noise generated from the transconductance, tail current source, and load stages. These decreases reduce degradation of voltage-controlled oscillator (VCO) performance in VCO-integrated mixers and an amount of conversion of common-mode noise to differential-mode noise arising from mismatch and process variations. In addition, the proposed technique achieves stability against process, voltage, and temperature variations due to negative feedback. A common-mode negative feedback theory is adopted to analyze the low-noise performance of the proposed technique. The theoretical analysis is validated by simulations and measurements. The proposed negative-feedback technique is also applied to the conventional current-bleeding circuit in order to obtain high conversion gain and low differential and common-mode flicker noise, and robustness of NF, CG, and IIP3 against the PVT variations. Measurement results show a voltage conversion gain of 19 dB, an IIP3 of -7 dBm, and a flicker noise figure of 14.2 dB at 10 kHz, while the mixer consumes 3 mW from a 1.3 V supply voltage.
Second, Chapter 3 presents a simple dynamic current-bleeding (DCB) technique for low-noise and high-gain CMOS mixers. The conventional static current-bleeding (SCB) technique has high conversion gain and low noise figure at a high intermediate frequency (IF) but also has moderately high direct-mechanism flicker noise. Meanwhile, the conventional DCB technique possesses completely opposite characteristics. The proposed DCB technique obtains not only low direct flicker noise and low noise figure at high IF, but also has high conversion gain by combining only the advantageous features of both conventional techniques. In addition, because the DCB circuit is composed of a common-mode negative feedback structure, it stabilizes the linearity and noise figure for process variation and mismatch. Measurement results show a conversion gain of 21.2 dB and a noise figure of 16.3 dB at 10 kHz and 5.6 dB at 10 MHz, while the mixer consumes 4.2 mW at a 1.2 V supply voltage. A folded-type mixer using the proposed techniques is also presented to further improve flicker noise and conversion gain. The current-reuse structure allows the use of the current-bleeding technique in the folded-type mixer. The measurements show a noise figure of 8.2 dB at an IF of 10 kHz and a conversion gain of 24.1 dB at 2.1 GHz, while the mixer consumes 2.1 mW from a supply voltage of 1.2 V.
Finally, a high-gain down-conversion mixer using a cascode current bleeding technique and a transconductance (gm)-boosting technique is presented in Chapter 4. Unlike the conventional folded-type mixer, an nMOS input transconductance transistor is allocated under pMOS switching transistors and load resistors in the proposed mixer. This topology allows the folded mixer to reuse the total current at the input transconductance transistor for low power consumption and to adopt the current bleeding technique for high gain. In addition, the gm-boosting technique increases effective transconductance by adding a positive-feedback inductor. Measured results show a maximum voltage conversion gain of 23.8 dB, an input third-order intercept point (IIP3) of -10.5 dBm at the maximum gain, a minimum noise figure of 4.3 dB, and a 3-dB bandwidth from 7.2 to 8.4 GHz with a consumption of 3.9 mW from a 1.2 V supply. The chip size, including test pads, is 0.9 x 0.95 mm2 using 0.13?μm RF CMOS technology.