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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 박창근
- 발행연도
- 2019
- 저작권
- 숭실대학교 논문은 저작권에 의해 보호받습니다.
이용수3
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본 논문은 2.4 GHz에서 동작하는 CMOS 전력증폭기로 저전력에서의 효율을 증가시키기 위해 사용되는 기존 기술들의 문제점들을 보완한 기술에 관한 내용이다. 저전력에서의 효율을 높이기 위해서 전력증폭기의 출력 임피던스를 제어하는 방식이 보편적이다. 공급전압의 변조, final-stage를 바이패스 시키는 방법, 도허티 기술이 대표적인 기존 기술들이다. 하지만 저전력에서의 효율을 얻기 위해 두 개 이상의 전력증폭기를 사용하여 발생하는 면적의 증가와 대칭성이 깨져서 차동 구조로 전력증폭기의 설계가 어렵다는 문제점이 있다.
제안하는 전력증폭기는 drive stage의 공통 소스단을 공유하면서 필요한 출력에 따라 바이어스를 조정하여 출력 모드를 결정하여 기존 기술들의 두 가지 문제점들을 보완하였다.
제안하는 회로는 0.18-㎛ CMOS 공정을 사용해 제작하였다. 최종적으로, 두 가지 회로 구성을 바탕으로 세 개의 전력증폭기를 설계하였다. Total chip size는 1200 ㎛ × 1500 ㎛와 같거나 작게 제작하여 기존 기술들의 문제점인 면적을 최소화하였으며, 완전한 좌우대칭 구조로 Layout 배치하여 virtual ground 형성하였다.
제안하는 전력증폭기는 drive stage의 공통 소스단을 공유하면서 필요한 출력에 따라 바이어스를 조정하여 출력 모드를 결정하여 기존 기술들의 두 가지 문제점들을 보완하였다.
제안하는 회로는 0.18-㎛ CMOS 공정을 사용해 제작하였다. 최종적으로, 두 가지 회로 구성을 바탕으로 세 개의 전력증폭기를 설계하였다. Total chip size는 1200 ㎛ × 1500 ㎛와 같거나 작게 제작하여 기존 기술들의 문제점인 면적을 최소화하였으며, 완전한 좌우대칭 구조로 Layout 배치하여 virtual ground 형성하였다.
목차
목 차국문초록 ⅴ영문초록 ⅶ제 1 장 서론 11.1 연구 배경 11.2 논문의 구성 2제 2 장 RF CMOS PA 32.1 CMOS 공정의 특징 32.2 CMOS 공정의 한계 32.2.1 기판 손실 42.2.2 Through via 52.2.3 Low breakdown voltage 62.3 기존 CMOS PA의 구조 72.3.1 캐스코드 구조 72.3.2 차동 구조 82.3.3 2단 구조 10제 3 장 이중 모드 CMOS PA 113.1 이중 모드 기존 기술 113.2 이중 모드 기존 기술의 문제점 143.2.1 Large area 153.2.2 Difficult to form a virtual ground 163.3 제안하는 이중 모드 ‘CMOS PA Structure 1’ 173.3.1 제안하는 ‘CMOS PA Structure 1’ 203.3.2 ‘Structure 1’의 동작 원리 223.3.3 ‘Structure 1’의 시뮬레이션 결과 263.4 제안하는 이중 모드 ‘CMOS PA Structure 2’ 333.4.1 제안하는 ‘CMOS PA Structure 2’ 343.4.2 ‘Structure 2’의 동작 원리 353.4.3 ‘Structure 2’의 시뮬레이션 결과 38제 4 장 이중 모드 CMOS PA 측정결과 414.1 제안하는 PA structure 1_a 측정 결과 414.2 제안하는 PA structure 1_b 측정 결과 454.3 제안하는 PA structure 2 측정 결과 49제 5 장 결론 53참고문헌 54부록 57
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