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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 장영찬
- 발행연도
- 2019
- 저작권
- 금오공과대학교 논문은 저작권에 의해 보호받습니다.
이용수3
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A 12-bit 20-MS/s SAR ADC is proposed for mobile applications requiring small area and low power consumption. The proposed SAR ADC uses a 11-bit capacitor-resistor digital-to-analog converter (C-R DAC) to implement 12-bit resolution while maintaining the area for conventional 10-bit SAR ADCs. Furthermore, a capacitor calibration is proposed to improve the linearity of the C-R DAC for the SAR ADC with 12-bit resolution. The proposed capacitor calibration performs the calibration on the upper 5-bit capacitors of the C-R DAC to reduce the hardware complexity for the capacitor calibration. The proposed 12-bit 20-MS/s SAR ADC is implemented using a 110-nm CMOS process with supply of 1.2 V. The area and power consumption of the proposed ADC are 0.204 mm2 and 1.25 mW, respectively. The proposed SAR ADC with the capacitor calibration has the effective number of bits (ENOBs) of 11.85 bits at sampling rate of 20-MS/s about a 2.4-VPP differential sinusoidal analog input with frequency of 9.453 MHz. According to the behavioral simulation results, the proposed capacitor calibration improves the performances of differential nonlinearity (DNL) and integral nonlinearity (INL) from -1/+0.57 LSBs and ?1.74/+1.74 LSBs to ?0.54/+0.57 LSBs and -0.74/+ 0.74 LSBs, respectively, when the maximum capacitor mismatch of the C-R DAC is 2%.
목차
목 차[그림 차례] i[표 차례] v[수식 차례] vi제 1 장 서 론 11.1 연구 배경 11.2 아날로그/디지털 변환기 소개 31.3 아날로그/디지털 변환기의 종류 7제 2 장 축차근사형 아날로그/디지털 변환기 92.1 축차근사형 아날로그/디지털 변환기의 기본개념 92.2 비동기 축차근사형 아날로그/디지털 변환기 122.3 커패시터 디지털/아날로그 변환기를 사용하는 아날로그/디지털 변환기 15제 3 장 12비트 20MS/s 축차근사형 아날로그/디지털 변환기 203.1 설계 사양 203.2 비동기 축차근사형 아날로그/디지털 변환기의 전체구조 213.3 회로 설계 233.3.1 커패시터 보정 기법 233.3.2 커패시터 저항 디지털/아날로그 변환기 구조 383.3.3 준안정성 상태 검출 회로를 가진 비교기 423.3.4 축차근사형 아날로그/디지털 변환기의 로직 503.4 회로 설계 593.4.1 칩 제작(레이아웃) 593.4.1 비동기 축차근사형 아날로그/디지털 변환기 시뮬레이션 결과 623.4.2 커패시터 보정 기법을 적용한 Behavior 시뮬레이션 결과 643.5 제작된 칩의 분석을 통한 특성 개선 방안 68제 4 장 결 론 75[참고 문헌] 76
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