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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 강진구
- 발행연도
- 2021
- 저작권
- 인하대학교 논문은 저작권에 의해 보호받습니다.
이용수8
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본 논문에서는 연속 근사 방식 적응형 문턱전압 블록이 구현된 10Gb/s의 PAM-4 (pulse amplitude modulation-4) 수신단 회로에 대해 설명한다. 제안하는 수신기는 채널 손실 값에 따른 보상 조절이 가능한 CTLE(continuous time linear eqaulizer) 와 적응형 등화가 가능한 DFE(decision feedback equalizer)가 적용되어 데이터 손실을 보상하였다. 10Gbps 라는 고속 회로의 속도 부담을 줄이기 위해서 샘플러 배열 구조를 쿼터-레이트 구조와 CML(current mode logic) 구조를 사용해 설계 했다. 또한 쿼터-레이트의 클럭을 생성하는 데이터 복원회로가 설계되었으며 외부의 기준 클럭을 받아 입력으로 들어오는 데이터와 동기화 시킨다. 이 때 동기화 시킨 클럭의 속도는 1.25GHz이다.
기존의 적응형 문턱 전압 제어블록은 한 단계씩 문턱전압을 스윕하며 확인하는 단조 검색 방식이었으나, 적응속도 개선을 위해 제안하는 적응형 문턱전압 제어블록은 연속 근사 방식 알고리즘을 사용하였다. 이를 전체 수신기 회로 시스템과 함께 혼성 회로로 구현했다. 그 결과 데이터 속도, 채널 손실 등 주변 환경에 영향을 받는 데이터를 샘플링 하기 위한 문턱 전압 값 조절을 최적화하는데 성공했다. 알고리즘적인 접근이기 때문에 호환이 쉬운 장점이 있고, PAM-4 송수신기 등 여러 설계 분야에서 쉽게 쓰일 수 있다고 예상된다.
제안하는 회로는 Samsung 65nm CMOS공정을 사용하여 레이아웃과 모의실험을 진행했다. 모의실험의 결과로 적응형 블록은 총 6 번의 프로세스가 순차적으로 이뤄지는 것을 확인할 수 있었다. 1개의 프로세스는 내부 클럭 128번(7bit)의 샘플링이 일어날 때 종료 되었고, 6번의 적응 프로세스에 768 개의 샘플(768UI)이 소요됐다. 또한 입력된 데이터가 성공적으로 등화 되어 출력으로 복원되는 것을 확인할 수 있었다. 제안하는 수신단 회로의 면적은 0.4이며, 1.2V 공급전압을 가지고 약 108mW의 전력 소모를 가진다.
기존의 적응형 문턱 전압 제어블록은 한 단계씩 문턱전압을 스윕하며 확인하는 단조 검색 방식이었으나, 적응속도 개선을 위해 제안하는 적응형 문턱전압 제어블록은 연속 근사 방식 알고리즘을 사용하였다. 이를 전체 수신기 회로 시스템과 함께 혼성 회로로 구현했다. 그 결과 데이터 속도, 채널 손실 등 주변 환경에 영향을 받는 데이터를 샘플링 하기 위한 문턱 전압 값 조절을 최적화하는데 성공했다. 알고리즘적인 접근이기 때문에 호환이 쉬운 장점이 있고, PAM-4 송수신기 등 여러 설계 분야에서 쉽게 쓰일 수 있다고 예상된다.
제안하는 회로는 Samsung 65nm CMOS공정을 사용하여 레이아웃과 모의실험을 진행했다. 모의실험의 결과로 적응형 블록은 총 6 번의 프로세스가 순차적으로 이뤄지는 것을 확인할 수 있었다. 1개의 프로세스는 내부 클럭 128번(7bit)의 샘플링이 일어날 때 종료 되었고, 6번의 적응 프로세스에 768 개의 샘플(768UI)이 소요됐다. 또한 입력된 데이터가 성공적으로 등화 되어 출력으로 복원되는 것을 확인할 수 있었다. 제안하는 수신단 회로의 면적은 0.4이며, 1.2V 공급전압을 가지고 약 108mW의 전력 소모를 가진다.
목차
제 1 장 서론 1제 2 장 배경이론 32.1 고속 직렬 링크 인터페이스 구조 32.2 채널 42.3 데이터 전송 기법 62.3.1 비제로 복귀 신호(Non-Return-to-Zero, NRZ) 72.3.2 4레벨 펄스 진폭 변조(4-level Pulse Amplitude Modulation, PAM-4) 82.3.3 듀오바이너리(Duo-binary) 112.4 등화 기법(Equalization method) 122.4.1 FFE (Feed Foward Equalizer) 142.4.2 DFE (Decision Feedback Equalizer) 152.4.3 CTLE (Continuous Time Linear Equalizer) 172.4.4 적응형 등화기 (Adaptive Equalizer) 202.4.5 PAM-4 수신기 주요 설계 이슈 21제 3 장 제안하는 적응형 문턱 전압 제어 블록이 구현된 PAM-4 수신기 223.1 수신기 전체 시스템 블록도 223.2 등화 및 샘플링 블록 243.2.1 CTLE 회로 243.2.2 Pre-Amp 283.2.3 샘플러(Sampler) 293.2.4 DFE 313.3 제안하는 PAM-4 연속 근사 적응형 문턱전압 제어 블록 333.3.1 문턱전압 제어 알고리즘 373.3.2 문턱전압 제어 과정 383.3.3 6비트 전류 구동 DAC 413.4 적응형 등화 제어 블록 44제 4 장 모의실험 결과 및 고찰 474.1 시뮬레이션 환경 474.2 제안하는 회로 모의실험 결과 484.2.1 PAM-4 수신기 모의 실험 484.2.2 Proposed Adaptive threshold voltage control block 모의실험 514.3 제안하는 회로의 레이아웃 534.4 제안하는 회로 성능 비교 55제 5 장 결론 57참고문헌 58
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