Si의 물질적 한계와 소자 특성을 개선하기 위해 GaN이나 SiC 등과 같은 화합물반도체소자의 연구가 활발히 진행되고 있다. 그 중 GaN은 Si 대비 넓은 에너지밴드 갭 특성을 가지고 있어 항복 전압이 높을 뿐만 아니라 저온 및 고온에서도 동작이 가능하며 AlGaN/GaN 이종접합 시 2차원 전자가스 (2-Demesional Electron Gas, 2-DEG)채널을 형성하여 높은 전자이동도를 갖고 속도포화 특성이 좋아 고전압 및 고주파 분야에 응용이 가능하다는 장점이 있다. 그러나 고전압 응용분야에서는 안정성과 소비전력 측면에서 상시불통형 동작이 필요하며 이를 위한 방법 중 p-GaN gate 층을 사용하는 방법이 있으며 해당구조에서 gate 금속전극 형성 시 누설전류의 문제로 Schottky 접합을 채용하여 사용한다. p-GaN gate AlGaN/GaN 이종접합 소자가 상용화되기 위해서 소자로서의 동작 특성과 동시에 신뢰성이 확보되어야 한다.
본 논문에서는 p-GaN gate층을 사용한 AlGaN/GaN 이종접합 전력반도체상용소자를 사용하여 gate 열화시험을 진행하고 열화메커니즘에 대해 분석하였다. Probing 측정 방식으로 상용소자에 대한 PCB를 제작하고 표면실장기술을 이용하여 실장하였다. 1차 PCB제작에서 기생저항성분을 개선하기위해 2차 PCB에서는 동판의 넓이와 두께를 증가시켜 보완하였고 제작된 2차 PCB로 gate 열화평가를 진행하였다. Si-MOSFET은 항복전압에 대한 전계를 손쉽게 계산할 수 있어 전계를 인자로 열화평가시험을 진행하는 반면 p-GaN gate AlGaN/GaN 이종접합 소자는 gate 금속전극으로 Schottky 접합을 형성하였을 때 전계가 금속전극/p-GaN 계면에 집중되며 그 값을 계산하기 어려워 전압을 인자로 열화평가시험을 진행한다. Schottky 접합 형태의 p-GaN gate AlGaN/GaN 이종접합 소자는 MOS구조가 아니므로 Schottky GaN HEMTs의 열화평가방식을 적용하여 고온에서 계단식 전압 스트레스를 진행하였다. 각 스트레스 전압에서의 스트레스 이후 파라미터들을 추출하여 열화현상에 대해 분석하였다. 저전압 gate 스트레스 구간에서는 전자 trapping으로 인한 문턱전압의 positive shift와 고전압 gate 스트레스 구간에서는 홀의 축적으로 인해 negative shift되는 2가지 열화현상이 관찰되었다. 열화현상 분석 이후 계단식 전압 스트레스로 확인된 항복전압 이하로 3개의 스트레스 전압 조건을 설정하였고 고온에서의 전압 별 정전압 스트레스 (constant voltage stress, CVS)와 특정 전압 조건에서의 온도 별 CVS를 진행하였다. 고온에서의 전압 별 CVS 결과를 이용한 Weibull plot을 통해 데이터시트에서 제시하는 최대정격 gate 전압에 비슷한 수준의 10년 수명 전압조건을 확인하였다. 온도 별 CVS 결과를 이용하여 Arrhenius equation을 통해 -0.83 eV의 활성화에너지를 산출하였고 이를 이용하여 Acceleration Factor (AF)를 산출하였다. 음수의 활성화에너지는 p-GaN에 의한 고유한 특징으로 판단된다.
또한, 본 논문에서는 TCAD를 이용하여 p-GaN 층의 도핑농도 계조화 구조를 설계하였다. Schottky 접합 형태의 p-GaN gate AlGaN/GaN 이종접합 소자에서 금속전극/p-GaN으로 형성된 Schottky 다이오드는 gate에 양전압을 인가하면 역전압 상태가 되며 계면에 전계가 집중되며 이는 열화의 주요인자가 된다. 따라서 전계를 완화시키기 위해 p-GaN 층의 도핑농도를 계조화하였고 계조화 전 구조의 특성과 동일하게 하기 위해 분포를 최적화하였다.

This work reports the gate degradation mechanism and the test procedure of the commercial AlGaN/GaN heterojunction power devices with p-GaN gate layer. We designed PCBs and mounted the discrete devices on the surface of the patterned board for probing method. In order to reduce parasitic resistance components, the width and thickness of copper pad were increased, and the solder reflow temperature was adjusted. The gate degradation test for p-GaN gate AlGaN/GaN heterostructure devices differs from the one for the Si-based MOSFETs. First, the electric field in p-GaN gate layer with Schottky gate contact is concentrated at the interface between the gate metal and p-GaN, and the electric field cannot be estimated by simple calculation. Therefore, the degradation evaluation test was carried out based on the gate voltage as a stress factor. Second, the degradation evaluation procedure of Schottky GaN HEMTs was employed with a step voltage stress at high temperature. After the stress was finished at each voltage step, we extracted device parameters to analyze degradation phenomena. Two degradation phenomena were observed: positive shift of threshold voltage due to electron trapping under low gate bias stress and negative shift due to hole accumulation under high gate bias stress. Three stress voltages were set below the gate breakdown voltage obtained from the step voltage stress, and the constant voltage stress (CVS) were performed at 85 ℃, 100 ℃, and 150 ℃. A Weibull plot identified a similar value of the operation gate voltage for 10-year life time as the maximum-rated gate voltage in the datasheet. Therefore, the evaluation procedure starting with the gate step stress can be recommended to extract the lifetime related to the gate degradation. The activation energy of -0.83 eV was extracted and the negative activation energy suggests that more degradation occurs at a lower temperature. This unique characteristic can be attributed to the behavior of holes in the p-GaN under high electric field and further investigation is needed.
Also, in this work, the doping concentration degraded structure of p-GaN layer was designed using TCAD. In the Schottky contact p-GaN gate AlGaN/GaN heterostructure devices, the Schottky diode formed by metal/p-GaN is reversed when positive bias is applied to the gate, and the electric field is concentrated on the interface, which is the main factor of degradation. Therefore, we graded the doping concentration of the p-GaN layer to alleviate the electric field and optimized the impurity distribution to equal the characteristics of the reference device.