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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 전정훈
- 발행연도
- 2021
- 저작권
- 성균관대학교 논문은 저작권에 의해 보호받습니다.
이용수6
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본 논문에서는 단일 종단 방식 duobinary signal 수신기를 설계하였다. 늘어나는 데이터의 양에 따라 증가하는 인터페이스의 속도는 전송하는 신호의 대역폭을 증가시킨다. 이러한 대역폭의 요구를 만족하기 위해 멀티 레벨 신호 변조 방식은 꾸준히 연구되어 왔다. 멀티 레벨 신호 변조 방식은 인터페이스의 데이터 전송 속도는 증가시키지만, 1개의 심볼에 멀티 비트를 전송하여 신호의 대역폭을 효율적으로 사용하여 기존 NRZ 신호 대비 채널 손실로 인한 고주파 대역의 감쇄 현상을 줄이는 방식이다. Duobinary 신호 방식은 이러한 신호 변조 방식 중 하나로 NRZ 신호를 1bit 시간만큼 지연시킨 후 원래의 신호와 중첩하여 생성한다. Duobinary 신호 방식의 장점은 다른 신호 변조 방식과 마찬가지로 신호의 대역폭을 낮추는 효과도 있지만, 또 다른 장점은 신호의 천이가 인접한 레벨로만 일어난다는 것이다. Duobinary 신호 방식과 같은 신호 변조 방식 중 하나인 PAM4의 경우는 제일 낮은 레벨부터 높은 레벨까지 천이가 일어나기 때문에 ISI에 비교적 취약하다.
본 논문에서 제안한 수신기는 단일 종단 방식의 28Gb/s Duobinary 신호를 목표로 설계하였으며, 28nm 공정을 사용하였다. 수신기 구조는 단일 종단 신호를 차동 신호로 바꾸는 S2D와 손상된 신호를 복구하는 LA로 analog front end가 구성되어 있으며. 복구된 신호를 Time-interleaving 방식의 duobinary 신호의 레벨 감지기를 통해 레벨을 확인하고 이를 바탕으로 NRZ 신호로 전환한다. 더불어 duobinary 신호의 단점 중 하나인 Nyquist 주파수와 비동기 신호 방식의 한계로 데이터의 Nyquist 주파수는 NRZ 대비 내려가는 반면 클럭은 NRZ와 동일하다는 문제점이 있다. 이 부분을 해결하기 위해 본 논문에서는 quarter rate 클럭을 받아서 vernier 구조 기반의 DCDL을 사용하여 4개의 위상으로 전환하여 사용하는 방식을 제안하였다.
본 논문에서 제안한 수신기는 단일 종단 방식의 28Gb/s Duobinary 신호를 목표로 설계하였으며, 28nm 공정을 사용하였다. 수신기 구조는 단일 종단 신호를 차동 신호로 바꾸는 S2D와 손상된 신호를 복구하는 LA로 analog front end가 구성되어 있으며. 복구된 신호를 Time-interleaving 방식의 duobinary 신호의 레벨 감지기를 통해 레벨을 확인하고 이를 바탕으로 NRZ 신호로 전환한다. 더불어 duobinary 신호의 단점 중 하나인 Nyquist 주파수와 비동기 신호 방식의 한계로 데이터의 Nyquist 주파수는 NRZ 대비 내려가는 반면 클럭은 NRZ와 동일하다는 문제점이 있다. 이 부분을 해결하기 위해 본 논문에서는 quarter rate 클럭을 받아서 vernier 구조 기반의 DCDL을 사용하여 4개의 위상으로 전환하여 사용하는 방식을 제안하였다.
목차
제1장 서론 1제2장 관련 연구 32.1 SerDes system 32.2 Duobinary signaling 52.3 Equalization 6제3장 본론 113.1 Duobinary signal path 133.1.1 Single ended to differential amplifier 133.1.2 Linear amplifier 143.1.3 Duobinary 신호 레벨 감지기 173.1.4 Duobinary to NRZ 전환기 273.2 Clock path 293.2.1 AC-coupled clock buffer 293.2.2 Digitally controlled delay cell 313.3 측정 결과 35제4장 결론 38제5장 참고문헌 40
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