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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 구용서
- 발행연도
- 2022
- 저작권
- 단국대학교 논문은 저작권에 의해 보호받습니다.
이용수9
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현재 전 세계적으로 반도체 산업은 핵심 산업으로 자리잡고 있으며 공정의 발달로 고집적화, 고성능화, 초소형화가 이루어지고 있다. 이와 더불어 반도체 신뢰성 확보가 수반되어야 하지만 공정기술의 발달로 인해 정전기 방전(Electro-Static Discharge; ESD) 현상으로부터 반도체 IC의 감내특성은 악화되고 있는 실정이다. 따라서 ESD 현상으로부터 IC의 신뢰성을 확보하기 위해 높은 감내특성, Low-On Resistance, Latch-up 면역특성, 우수한 면적효율을 지닌 ESD 보호소자가 개발되어야하며 동시에 효과적인 ESD 보호회로 구성이 필수적이다. 대표적인 ESD 보호소자로 알려진 Gate-Grounded NMOS (GGNMOS)는 CMOS 공정과의 호환성이 뛰어나며 단순한 구조로 인해 설계의 편리성이 있지만, 낮은 전류구동능력으로 인해 Multi-Finger 형태가 적용되어 많은 면적을 소모하고 감내특성이 낮다는 단점이 있다. 반면 활발한 연구 및 개발이 이루어지고 있는 Silicon Controlled Rectifer (SCR)는 기생 PNP / NPN BJT의 Positive Feedback Loop로 인해 높은 전류구동능력을 가지며 우수한 면적효율 특성으로 최근 주목받고 있다. 그러나 구조적 특수성으로 인해 높은 Trigger Voltage를 지니기 때문에 Input Gate의 Breakdown이 발생할 수 있고, 낮은 Holding Voltage에 인해 Latch-up Issue가 존재하는 단점이 있다. 이러한 SCR의 문제점들을 극복하기 위해 구조적 개선이 반드시 필수적이다.
본 논문에서는, 일반적인 SCR의 광범위한 스냅백 현상이 개선된 12 V Application 용 높은 Holding Voltage를 갖는 양방향 ESD 보호소자를 제안한다. 제안된 ESD 보호소자의 전기적 특성을 검증하고자, Synopsys사의 TCAD Simulator로 I-V Curve, Impact Ionization, Recombination Rate 등의 Simulation을 수행하였으며, 기존 ESD 보호소자와 비교하여 분석하였다. 또한 Holding Voltage의 변화를 유발하는 설계변수 D1, D2, D3, L을 선정하고 특성을 검증하였다. Simulation 결과, 제안된 ESD 보호소자의 동작여부 및 기존 ESD 보호소자보다 높은 Holding Voltage 특성을 확인하였다. 제안된 ESD 보호소자의 Simulation 분석을 완료한 후, DB HiTek 사의 0.18 um BCD(Bipolar-CMOS-DMOS) 공정으로 Layout을 수행하였고, Transmission Line Pulse (TLP) System으로 전기적 특성을 검증하였다. 이 외에도 신뢰성 여부를 검증하고자 Human Body Model (HBM) TEST를 수행하였다.
검증 과정을 통해 본 논문에서 제안된 ESD 보호소자는 12 V Application ESD Design Window에 적합한 Snapback Shape를 갖는다는 것을 검증하였고 HBM 6 kV 신뢰성을 확보하였다. 따라서 제안된 ESD 보호소자는 기존의 SCR ESD 보호소자와 비교하여 12 V Application에 적합함을 검증하였다.
본 논문에서는, 일반적인 SCR의 광범위한 스냅백 현상이 개선된 12 V Application 용 높은 Holding Voltage를 갖는 양방향 ESD 보호소자를 제안한다. 제안된 ESD 보호소자의 전기적 특성을 검증하고자, Synopsys사의 TCAD Simulator로 I-V Curve, Impact Ionization, Recombination Rate 등의 Simulation을 수행하였으며, 기존 ESD 보호소자와 비교하여 분석하였다. 또한 Holding Voltage의 변화를 유발하는 설계변수 D1, D2, D3, L을 선정하고 특성을 검증하였다. Simulation 결과, 제안된 ESD 보호소자의 동작여부 및 기존 ESD 보호소자보다 높은 Holding Voltage 특성을 확인하였다. 제안된 ESD 보호소자의 Simulation 분석을 완료한 후, DB HiTek 사의 0.18 um BCD(Bipolar-CMOS-DMOS) 공정으로 Layout을 수행하였고, Transmission Line Pulse (TLP) System으로 전기적 특성을 검증하였다. 이 외에도 신뢰성 여부를 검증하고자 Human Body Model (HBM) TEST를 수행하였다.
검증 과정을 통해 본 논문에서 제안된 ESD 보호소자는 12 V Application ESD Design Window에 적합한 Snapback Shape를 갖는다는 것을 검증하였고 HBM 6 kV 신뢰성을 확보하였다. 따라서 제안된 ESD 보호소자는 기존의 SCR ESD 보호소자와 비교하여 12 V Application에 적합함을 검증하였다.
목차
국문초록 ⅰ목 차 ⅱList of Tables ⅳList of Figures ⅴⅠ. 서론 11.1 Electro-Static Discharge 1Ⅱ. ESD 보호회로의 설계 및 검증 방법 62.1 ESD 보호회로의 필요성 62.1.1 ESD 현상 62.1.2 반도체 집적회로 (IC)의 ESD Issue 82.1.3 ESD 현상에 의한 Failure 82.2 ESD 보호회로의 설계 개념 및 검증법 112.2.1 ESD 보호회로 설계의 기본원리 112.2.2 ESD 보호회로 설계의 주요 고려사항 132.2.3 ESD 보호회로의 Design Window 142.2.4 ESD 보호회로의 구성방법 162.2.5 Transmission Line Pulse (TLP) System 182.2.6 ESD 현상에 따른 3가지 Modeling 22Ⅲ. 기존 및 새로운 구조의 ESD 보호소자의 특성 253.1 기존 ESD 보호소자의 구조 및 전기적 특성 253.1.1 PN Diode 253.1.2 Grounded-Gate NMOS (GGNMOS) 263.1.3 Silicon Controlled Rectifier (SCR) 283.1.4 Dual-Directional SCR (DDSCR) & Low Triggering Dual-Directional SCR (LTDDSCR) 313.2 새로운 구조의 ESD 보호소자 333.2.1 높은 홀딩 전압을 갖는 SCR 기반 양방향 ESD 보호소자 343.2.2 제안된 ESD 보호소자의 TCAD Simulation 분석 36Ⅳ. 제안된 ESD 보호소자의 제작 및 측정결과 434.1 Transmission Line Pulse (TLP) System 환경 및 측정 434.1.1 제안된 ESD 보호소자의 TLP 측정 444.2 제안된 ESD 보호소자의 감내특성 측정 524.3 종래의 ESD 보호소자와 전기적 특성 비교 55Ⅴ. 결론 57참고문헌 58Abstract 61
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