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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 강필성, 이세휘
- 발행연도
- 2023
- 저작권
- 고려대학교 논문은 저작권에 의해 보호받습니다.
이용수41
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웨이퍼 테스트는 반도체 제조 프로세스의 핵심적인 과정 중 하나로 최대 생산과 최고 품질의 균형을 목표로 한다. 하지만 초미세 반도체 공정과 다양한 제품 생산에 따른 품질 리스크, 그리고 전문 엔지니어의 부족으로 인해 변화하는 외부 환경에 선제적으로 대응하기 어렵다는 문제가 있다. 이에 본 연구는 머신 러닝 모델을 활용하여 결함 웨이퍼의 높은 검출률을 나타내는 최적의 웨이퍼 테스트 항목을 결정하기 위한 프레임워크를 제시한다. 제안한 프레임워크는 대부분이 좋은 칩으로 구성 된 극단적인 데이터 불균형 문제를 해결하기 위해 샘플링 방법론을 효과적으로 적용하며, 직접적인 웨이퍼 평가 없이 짧은 시간에 높은 분류 성능을 달성하기 위해 앙상블 분류 모델과 중요한 아이템에 대해 Feature Selection 방법을 활용한다. 본 연구에서는 실제 DRAM 칩 데이터 셋을 사용하여 제시한 방법론이 분류 정확도와 테스트 항목 효율화를 통한 테스트 시간 단축에 효과가 있음을 입증한다.
목차
1장. 서론 12장. 관련 연구 63장. 제안 방법론 93.1 웨이퍼 불량 탐지 및 테스트 항목 효율화 프레임워크 93.1.1 웨이퍼 테스트를 통한 칩 데이터셋 구성 93.1.2 중요 변수 추출을 통한 분류 및 테스트 항목 효율화 113.1.3 분류 모델을 이용한 양/불량 칩 예측 및 테스트 시간 단축 114장. 실험 설계 124.1 반도체 웨이퍼 테스트 칩 데이터셋 124.2 머신 러닝 이진 분류 모델 134.3 불균형 데이터 및 평가 지표 145장. 실험 결과 165.1 데이터셋 분포 165.2 앙상블 분류기와 샘플링에 따른 분류 성능 165.3 테스트 아이템 효율화와 시간 단축 216장. 결론 25참고문헌 27
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