〈속보논문〉 Redundant 십진코드를 이용하여 십진 자리간 Carry 전파를 제거한 십진 Adder 설계

諸政玟 ,  鄭台相

전기학회논문지 D

2006 .11

New Multiple-Valued Parallel Processing Adder Without the Use of Redundant Code Representation

To ,  u Tabata ,  Fumio Ueno

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1995 .01

멤리스터-CMOS 기반의 Redundant Binary Signed Digit Adder 설계

안연규 ,  이상진 ,  박병석 외 4명

대한전자공학회 학술대회

2013 .07

Counter Tree Diagrams for Redundant Adder Design

Naofumi Homma ,  Taihei Wakamatsu ,  Jun Sakiyama 외 2명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2004 .07

A Novel binary Adder using the Neural Networks

M. Mo ,  isue ,  H. Koinuma

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1988 .01

High Performance Adder Circuit for the Low Power High Speed DSP

Seung Ho Oh ,  Moon Key Lee ,  Yong Moo Kwon 외 1명

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1995 .01

혼합 가산기를 위한 부가산기의 순서와 비트 할당 연구

이병석 ,  이정근 ,  이정아

대한전자공학회 학술대회

2006 .11

RB 연산을 이용한 고속 2의 보수 덧셈기의 설계 ( The Design of A Fast Two's Complement Adder with Redundant Binary Arithmetic )

이태욱 ,  조상복

전자공학회논문지-SD

2000 .05

고성능 가산기의 최적화 연구

허석원 ,  김문경 ,  이용주 외 1명

한국통신학회논문지

2004 .05

Redundant Fault Characterization of Speed Independent Circuits

Eun Jung Oh ,  Dong Ik Lee

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

1998 .01

Towards subsystems design using Serial Adders for Complex Binary Number System

Usman Ali ,  Mohammad Ali Awan ,  Shahid Ahmad Khan

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2005 .07

고속동작 가능한 새로운 1-비트 전가산기 설계

김영운 ,  손위 ,  서해준 외 1명

대한전자공학회 학술대회

2007 .11

Redundant Binary 연산을 이용한 고속 복소수 승산기 ( A High - Speed Complex Multiplier based on Redundant Binary Arithmetic )

신경욱

전자공학회논문지-C

1997 .02

Redundant Binary 구조를 이용한 16 ×16-bit 승산기 ( An 16 × 16-bit Multiplier with Redundant Binary Architecture )

김태민 ,  신건순

대한전자공학회 학술대회

1997 .01

새로운 구조의 고속 1비트 전가산기 회로설계

김영운 ,  서해준 ,  조태원

대한전자공학회 학술대회

2009 .07

High Speed Floating Point Multiplier with a Redundant Binary Addition Tree

Sung Bae Pa ,  k

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1988 .01

Analysis on Full Adder with Restoring Function in Nominal and Low Supply Voltage

Jeong Seok Pa ,  k ,  Juhyun Pa 외 2명

대한전자공학회 학술대회

2017 .01

캐스캐이드 ADDER 회로 설계 및 시뮬레이션에 관한 연구

박경태

한국통신학회 학술대회논문집

2018 .01

정확도를 높인 Approximate Adder 설계

이정원 ,  김서진 ,  김유빈 외 2명

대한전자공학회 학술대회

2020 .08

Modified Carry-Increment Adder Design

김용은 ,  이주영 ,  양상훈 외 1명

대한전자공학회 학술대회

2006 .11