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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- Korean Institute of Information Scientists and Engineers Journal of Electrical Engineering and Information Science Journal of Electrical Engineering and Information Science Vol.4 No.5
- 발행연도
- 1999.10
- 수록면
- 571 - 577 (7page)
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This paper describes a design of a pipelined digital video encoder using 4:3 decimation algorithm. By focusing on multiplier-free structures, the structure of the video encoder is optimized. The proposed video encoder processes conventional NTSC/PAL and PAL-plus video signals using an improved decimation algorithm[5]. In order to support multistandard video signals, a programmable pipelined archirecture is adopted to design various digital filters. Interpolation filters are also used to enhance SNR of encoded video signals. The proposed encoder requires only 25K gates, which is a 41 % reduction in hardware compared with the systolic pipelined architecture in [5]. The encoder has been designed in a 5-stage pipelined structure to assure stable operation. The overall performance of the encoder has been verified by using 0.65um CMOS gatearray technology. The chip size is 5170um × 4350um and the power dissipation is 0.9W at 5V.
목차
Abstract
Ⅰ. Introduction
Ⅱ. Encoder Architecture
Ⅲ. Chip Implementation and Test
Ⅳ. Conclusions
References
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