Fractional-N PLL (Phase-Locked Loop) 주파수 합성기 설계

김선철; 원희석; 김영식

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자료유형: 학술저널

저자정보: 김선철 원희석 김영식

저널정보: 대한전자공학회 전자공학회논문지-TC 전자공학회논문지 TC편 제42권 제7호

발행연도: 2005.7

수록면: 35 - 40 (6page)

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본 논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ΔΣ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다. 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은 LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를 제작하였다. Fractional Spur를 줄이기 위해서 3차 ΔΣ modulator를 사용하였다. 그리고 VCO, Divider by 8 Prescaler, PFD, 및 Charge Pump는 0.25um CMOS공정으로 제작되었으며, 루프 필터는 외부 컴포넌트를 이용한 3차RC 필터로 제작되었다. 그리고 Fractional-N 분주기와 3차 ΔΣ modulator는 VHDL 코드로 작성되었으며, Xilinx Spartan2E을 사용한 FPGA 보드로 구현되었다. 측정결과 PLL의 출력 전력은 약 -11dBm이고, 위상노이즈는 100kHz offset 주파수에서 -77.75dBc/Hz이다. 최소 주파수 간격은 10kHz이고, 최대 주파수 천이는 10MHz이고, 최대 주파수 변이 조건에서 고착시간은 약 800us이다.

참고문헌 (4)

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[학술지(정기간행물)] - / 1999. / Frequency Synthesis by Phase Lock

[학술지(정기간행물)] - / May1993. / Delta-Sigma Modulation in Fractional-N Frequency Synthesis 304 (5) : 553 ~ 559

[학술지(정기간행물)] - / nov.2003. / Fully Integrated 0.25-um CMOS System on a Chip for a 915MHz FSK Radio Transceiver : 638 ~ 642

[학술지(정기간행물)] - / April2002. / A Fully Integrated 1.5-V 5.5-GHz CMOS Phase-Locked Loop 37 (4) : 521 ~ 525

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