고속 저전력 VLSI를 위한 가변 샘플링 윈도우 플립-플롭의 설계

신상대; 공배선

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자료유형: 학술저널

저자정보: 신상대 공배선

저널정보: 대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제42권 제8호

발행연도: 2005.8

수록면: 35 - 42 (8page)

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본 논문에서는 전력소모 감소 및 강건성 (robustness) 향상을 위한 새로운 구조의 플립-플롭을 제안한다. 가변 샘플링 윈도우 플립-플롭(Variable sampling window flip-flop, VSWFF)은 입력 데이터에 따라 샘플링 윈도우의 폭을 변화시켜 강인한 데이터-래치 동작을 제공할 뿐 아니라 더욱 짧은 hold time을 갖는다. 또한, 이 플립-플롭은 입력 스위칭 행위(input switching activity)가 큰 경우에 기존의 저전력 플립-플롭보다 내부 전력소모를 감소시킬 수 있다. 클럭 진폭 감쇄형 가변 샘플링 윈도우 플립-플롭(Clock swing-reduced variable sampling window flip-flop, CSR-VSWFF)은 작은 스윙 폭의 클럭을 사용함으로써 클럭분배망(clock distribution network)의 전력소모를 감소시킬 수 있다. 기존의 클럭 진폭 감쇄형 플립-플롭(Reduced clock swing flip-flop, RCSFF)과 달리, 제안된 플립-플롭은 공급전압만으로 동작하므로 고전압의 발생 및 분배로 인한 설계 상의 비용증가를 제거한다. 시뮬레이션 결과, 기존의 플립-플롭과 비교하여 더욱 좁은 샘플링 윈도우에서도 불변의 지연값(latency)을 유지하고 전력-지연 곱(power-delay product, PDP)이 개선됨을 확인하였다. 제안된 플립-플롭의 성능을 평가하기 위하여 0.35㎛ CMOS 공정기술을 이용하여 테스트 칩을 설계하였으며, 실험 결과, VSWFF는 입력 스위칭 행위가 최대일 때 전력소모가 감소하며 CSR-VSWFF를 이용하여 설계된 동기 카운터는 부가 고전압의 사용 없이 전력소모가 감소됨을 확인하였다.

참고문헌 (10)

참고문헌 신청

[학술지(정기간행물)] - N. Weste / 1986. / Principles of CMOS VLSI design : 145 ~ 149

[학술지(정기간행물)] - J. M. Labaey / 1996. / Low power design methodologies

[학술지(정기간행물)] - V. Stojanovic / April1999. / Comparative analysis of master-slave latches and flip-flops for high-performance and low-power systems 34 (4) : 536 ~ 548

[학술지(정기간행물)] - B. Nikolic / June2000. / Improved sense amplifier -based flip-flop: design and measurements 35 (6) : 876 ~ 884

[학술지(정기간행물)] - B.-S. Kong / August2001. / Conditional-capture flip-flop for statistical power reduction 36 (8) : 1263 ~ 1271

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