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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.18 No.5
- 발행연도
- 2018.10
- 수록면
- 640 - 644 (5page)
- DOI
- 10.5573/JSTS.2018.18.5.640
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A modified static contention free truesingle-phase clocked (TSPC) flip-flop with 23- transistor only is proposed in this paper. It is optimized by a recently presented TSPC based flipflop design and achieves circuit simplification. The optimized measure leads to a new flip-flop design featuring better and various performances. Based on post-layout simulation results using the TSMC CMOS 40nm technology, the proposed design outperforms the conventional TGFF by 49.2% in energy consumption (at 0% data activity switching) with the same layout area.
목차
Abstract
I. INTRODUCTION
II. PROPOSED DESIGN
III. SIMULATION RESULTS
V. CONCLUSIONS
REFERENCES
참고문헌 (7)
참고문헌 신청
M. Alioto, “Ultra-low power VLSI circuit design demystified and explained: A tutorial,” IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 59, no. 1, pp. 3? 29, Jan. 2012.
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