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논문 기본 정보
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- 학술대회자료
- 저자정보
- 저널정보
- Korean Institute of Information Scientists and Engineers 한국정보과학회 학술발표논문집 한국정보과학회 1984년도 봄 학술발표논문집 제11권 제1호
- 발행연도
- 1984.4
- 수록면
- 335 - 344 (10page)
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Polysilicon을 matrix 의 column 에, diffusion과 metal 을 row 에 할당하여 polysilicon 과 diffusion 의 교차점에서 transistor 를 형성하는 Gate Matrix Layout방식이 있다.
본 논문에서는 Gate Matrix Layout 방식의 면적을 최소화하는 문제의 해를 구하는 방법을 제안한다.
Chip 면적의 최소화는 track 수를 최소화함으로써 얻을 수 있는데, 본 논문에서는 connection graph 로 부터 v.d.c. matrix 를 구성하고 최소의 clique 수와 dummy1 을 갖는 filled matrix 를 재구성함으로써 track 수를 최소화하는 문제의 해를 구하는 algorithm 을 제안하고, program 실험을 행함으로서 본 논문에서 제안한 algorithm 의 유효성을 확인한다.
본 논문에서는 Gate Matrix Layout 방식의 면적을 최소화하는 문제의 해를 구하는 방법을 제안한다.
Chip 면적의 최소화는 track 수를 최소화함으로써 얻을 수 있는데, 본 논문에서는 connection graph 로 부터 v.d.c. matrix 를 구성하고 최소의 clique 수와 dummy1 을 갖는 filled matrix 를 재구성함으로써 track 수를 최소화하는 문제의 해를 구하는 algorithm 을 제안하고, program 실험을 행함으로서 본 논문에서 제안한 algorithm 의 유효성을 확인한다.
목차
요약
Ⅰ. 서론
Ⅱ. 준비
Ⅲ. Algorithm 의 설정
Ⅳ. computer program 실험 결과
Ⅴ. 결론
REFERENCE
그림
참고문헌 (0)
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