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논문 기본 정보
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- Korean Institute of Information Scientists and Engineers 한국정보과학회 학술발표논문집 한국정보과학회 1993년도 봄 학술발표논문집 제20권 제1호
- 발행연도
- 1993.4
- 수록면
- 275 - 278 (4page)
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Computer architecture에 병렬처리이론의 도입은 제한적이었던 계산력을 급격히 증가시켰으며, 병렬처리에서 중요한 문제로 부각되고 있는 계산시간의 중요성이 커지고 있다.
본 논문에서는 지금까지 개발되어 오고 있는 하드웨어 특성에 맞추어 전달지연시간을 감소시킨 게이트차원에서 보다 더 근본적인 트랜지스터 차원으로 접근하여 전달지연시간이 감소된 새롭게 설계된 고속의 X-OR 게이트를 설계하였으며 이 소자를 사용하여 기존의 Sum 6Δ, Carry 5Δ 걸리던 time delay를 Sum 4Δ, carry 4Δ 의 time delay 를 갖는 CMOS Full Adder를 제안하였고 이를 이용한 2의 보수 멀티플라이어를 설계하여 빠른 시간과 적은 area를 갖는 CMOS VLSI 설계 레이아웃을 제시하였다.
본 논문에서는 지금까지 개발되어 오고 있는 하드웨어 특성에 맞추어 전달지연시간을 감소시킨 게이트차원에서 보다 더 근본적인 트랜지스터 차원으로 접근하여 전달지연시간이 감소된 새롭게 설계된 고속의 X-OR 게이트를 설계하였으며 이 소자를 사용하여 기존의 Sum 6Δ, Carry 5Δ 걸리던 time delay를 Sum 4Δ, carry 4Δ 의 time delay 를 갖는 CMOS Full Adder를 제안하였고 이를 이용한 2의 보수 멀티플라이어를 설계하여 빠른 시간과 적은 area를 갖는 CMOS VLSI 설계 레이아웃을 제시하였다.
목차
요약
1. 서론
2. 일반적인 게이트설계와 지연시간
3. 새롭게 제안된 고속의 X - OR 설계
4. 2의 보수의 New Array Multiplier
5. Time - Area 비교 측정
6. 결론
References
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