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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第44卷 第4號
발행연도
2007.4
수록면
103 - 109 (7page)

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이 논문의 연구 히스토리 (2)

2007

SIMULINK를 이용한 Fractional-N 주파수합성기의 모델링 기법
김인정 ,  서우형 ,  안진오 외 1명 전자공학회논문지-SD 2007.04 학술저널

2006

SIMULINK를 이용한 Fractional-N 주파수합성기의 모델링 기법
김인정 ,  서우형 ,  안진오 외 1명 대한전자공학회 학술대회 2006.06 학술대회자료

초록· 키워드

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본 논문은 최근에 많이 연구되고 있는 PLL 기반의 fractional-N 주파수 합성기에 관하여 SIMULINK 및 Verilog-a를 사용하여 모델링하는 방법론에 대하여 설명한다. 전통적으로 PLL 설계에 적용되는 바텀-업(bottom-up) 방식의 트랜지스터 레벨설계와 함께 탑-다운(top-down) 방식의 설계를 병행하여 적용함으로써 트랜지스터 레벨의 회로설계에 걸리는 시간을 크게 절약하고 SoC의 IP로서 아날로그 부분과 디지털부분이 같이 검증될 수 있는 방안을 고려하고자 한다. 이를 위하여 시스템의 동작여부를 빠르게 파악하고 top level에서의 검증이 용이한 SIMULINK 모델링과 트랜지스터 레벨과의 호환을 통해 블록 단위의 검증이 가능한 Verilog-a 모델링의 비교를 수행함으로서 효과적인 설계 방법을 제시한다.
#fractional-N frequency synthesizer #behavioral modeling #Verilog-a #simulink #top-down design

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 구현
Ⅳ. 결론 및 향후 연구 방향
참고문헌
저자소개

참고문헌 (3)

참고문헌 신청
1. [학술지(정기간행물)] - / 2001 / Modeling of Fractional-N division frequency synthesizers with Simulink and Matlab 2 : 1081 ~ 1084 google schola 2. [학술지(정기간행물)] - / 2004 / A Wideband Sigma-Delta Phase-Locked-Loop Modulator for Wireless Application 50 (2) : 53 ~ 62 google schola 3. [학술지(정기간행물)] - / 1999 / Design and Realization of a Digital ΔΣ Modulator for Fractional-n Frequency Synthesis 48 (2) google schola

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