시리얼 데이터 통신을 위한 기준 클록이 없는 3.2Gb/s 클록 데이터 복원회로

김강직; 정기상; 조성익

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자료유형: 학술저널

저자정보: 김강직 정기상 조성익

저널정보: 대한전자공학회 전자공학회논문지-SC 電子工學會論文誌第46卷 SC編第2號

발행연도: 2009.3

수록면: 72 - 77 (6page)

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이 논문의 연구 히스토리 (2)

2009

다중 시리얼 데이터 통신을 위한 3.4Gb/s 송신기 회로 설계

김강직 , 박치민 , 김동균 외 4명 대한전자공학회 학술대회 2009.05 학술대회자료

시리얼 데이터 통신을 위한 기준 클록이 없는 3.2Gb/s 클록 데이터 복원회로

김강직 , 정기상 , 조성익 전자공학회논문지-SC 2009.03 학술저널

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본 논문은 별도 기준 클록 없이 고속 시리얼 데이터 통신을 위한 3.2Gb/s 클록 데이터 복원(CDR) 회로를 설명한다. CDR회로는 전체적으로 5부분으로 구성되며, 위상검출기(PD)와 주파수 검출기(FD), 다중 위상 전압 제어 발진기(VCO), 전하펌프(CP), 외부 루프필터(LF)로 구성되어 있다. CDR회로는 half-rate bang-bang 타입의 위상 검출기와 입력 pull-in 범위를 늘릴 수 있도록 half-rate 주파수 검출기를 적용하였다. VCO는 4단의 차동 지연단(delay cell)으로 구성되어 있으며 튜닝 범위와 선형성 향상을 위해 rail-to-rail 전류 바이어스단을 적용하였다. 각 지연단은 풀 스윙과 듀티의 부정합을 보상할 수 있는 출력버퍼를 갖고 있다. 구현한 CDR회로는 별도의 기준 클록 없이 넓은 pull-in 범위를 확보할 수 있으며 기준 클록 생성을 위한 부가적인 Phase-Locked Loop를 필요치 않기 때문에 칩의 면적과 전력소비를 효과적으로 줄일 수 있다. 본 CDR 회로는 0.18㎛ 1P6M CMOS 공정을 이용하여 제작하였고 루프 필터를 제외한 전체 칩 면적은 1x1㎟이다. 3.2Gb/s 입력 데이터 율에서 모의실험을 통한 복원된 클록의 pk-pk 지터는 26ps이며 1.8V 전원전압에서 전체 전력소모는 63㎽로 나타났다. 동일한 입력 데이터 율에서 테스트를 통한 pk-pk 지터 결과는 55ps였으며 신뢰할 수 있는 입력 데이터율 범위는 약 2.4Gb/s에서 3.4Gb/s로 나타났다.

#Clock and data recovery (CDR) #Phase detector (PD) #Frequency detector (FD) #Charge pump (CP) #Voltage-controlled oscillator (VCO)

참고문헌 (7)

참고문헌 신청

1. [학술대회논문] - T. Palkert / 2005 / A review of current standards activites for high speed physical layers / Proc. 5th International Workshop on System-on-Chip for Real-Time Applications : 495 ~ 499

2. [단행본] - Behzard Razavi / 2003 / Desing of Integrated Circuits for Optical Commynications / McGRAW-HILL

3. [단행본] - Behzard Razavi / 1996 / Monolithic Phase- Locked Loops and Clock Recovery Circuits / IEEE press : 33 ~ 34

4. [학술지(정기간행물)] - Rong-Jyi Yang / 2004 / A 3.125-Gb/s Clock and Data Recovery Circuit for the 10-Gbase-LX4 Ethernet / IEEE JOURNAL OF SOLID-STATE CIRCUITS 39 (8)

5. [단행본] - Sung-Sop Lee / 2005 / 3.125Gbps Reference-less Clock and Data Recovery using 4X Oversampling / IEEE

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