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This paper presents the 3<SUB>rd</SUB> 4bit sigma delta modulator with the block and timing diagrams of DWA(Data Weighted Averaging) to optimize a operating time. In the modulator, the proposed DWA structure has a stable operation and timing margin so as to remove three latches and another clock. Because the modulator with proposed DWA structure improve timing margin about 23%, It can increase sampling frequency up to 244㎒. Through the MATLAB modeling, the optimized coefficients are obtained to design the modulator. The fully differential SC integrators, DAC, switch, quantizer, and DWA are designed by considering the nonideal characteristics. The designed 3<SUB>rd</SUB> order 4bit modulator has a power consumption of 40㎽ and SNR(signal to noise ratio) of 77.2㏈ under 1.2V supply and 64㎒ sampling frequency.
목차
Abstract
1. 서론
2. 회로 설계
3. 시뮬레이션 및 고찰
4. 결론
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