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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 第46卷 SD編 第12號
발행연도
2009.12
수록면
87 - 95 (9page)

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본 논문에서는 MIMO-OFDM 기반의 SDR 시스템을 위한 효율적인 FFT 구조를 제안한다. 제안한 scalable FFT/IFFT 프로세서는 64/128/512/1024/2048-point FFT 연산을 가변적으로 수행할 수 있다. 또한 mixed radix (MR) 기법과 multi-path delay commutator (MDC) 구조를 사용하여 비단순 승산을 줄임으로써 기존의 설계 구조에 비해 시스템 수율 변화 없이 하드웨어 복잡도를 크게 감소시켰다. 제안된 scalable FFT/IFFT 프로세서는 하드웨어 설계 언어 (HDL)를 이용하여 설계 되었고, 0.18㎛ CMOS 스탠다드 셀 라이브러리를 이용하여 논리 합성되었다. 논리합성 결과 4채널 radix-2 single-path delay feed-back (R2SDF) FFT 프로세서와 비교시 59% 감소된 게이트 수와 39% 감소된 메모리로 구현 가능함을 확인하였고, 4채널 radix-2 MDC (R2MDC) FFT 프로세서와 비교시 16.4% 감소된 게이트 수와 26.8% 감소된 메모리로 구현 가능함을 확인하였다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. FFT 알고리즘 및 하드웨어 구조
Ⅲ. 제안된 FFT 프로세서의 알고리즘 및 하드웨어 구조
Ⅳ. 제안된 FFT 프로세서의 설계 및 구현 결과
Ⅴ. 결론
참고문헌
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