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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2010.6
- 수록면
- 764 - 767 (4page)
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In this paper, we propose a design of parallel computing architecture for the high throughput of Run_before encoder in CAVLC. Our approach exploited the parallelism of Pattern Check and Non-zero bit for reducing a coefficient scanning step. The Run_before encoder is implemented with FPGA Virtex5-LX330. The result shows that the size is 4,082 LUT with the clock constraint of 373㎒.
목차
Abstract
Ⅰ. 서론
Ⅱ. 병렬 패턴 체크 및 부호화
Ⅲ. 아키텍처 설계
Ⅳ. 실험
Ⅴ. 결론 및 고찰
Acknowledge
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