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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2010.12
- 수록면
- 39 - 47 (9page)
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본 논문에서는 하드웨어 효율이 100%가 되는 2차원 이산 웨이블렛 변환 필터 구조를 제안한다. 전체 구조는 두 채널 QMF PR Lattice 필터로 구성된 1차원 DWT 필터 4개로 구성되었다. 1 레벨부터 J 레벨까지 순차적으로 수행함으로써 메모리 사용을 최소화 하면서도 하드웨어 효율이 100%가 되도록 설계하였으며 필터 입력 데이터를 구성해주는 DFC구조와 DCU구조를 제안하였다. 인접한 4개의 데이터를 동시에 입력 받아 처리함으로써 동시에 행방향과 열방향 DWT를 수행하므로 N×N 이미지를 처리하는데 N²(1-2<SUP>-2J</SUP>)/3 사이클이 소요되며 이 때 필요한 저장공간은 약 2MN-3N이다. 기존의 2D DWT 구조와 비교해 보았을 때 하드웨어 효율과 동작 속도가 향상되었으며 두 개의 1D DWT를 직렬로 연결하므로 임계경로를 감소시키기 위해서 최대 4 단까지 파이프라인을 적용하여 임계경로를 향상시킬 수 있다. 제안된 구조는 VerilogHDL로 모델링되고 동부아 남 0.18㎛ 표준셀로 합성되어 검증되었다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 2차원 이산 웨이블렛 변환
Ⅲ. 제안된 2D DWT 필터 구조
Ⅳ. 설계 및 성능 분석
Ⅴ. 결론
감사의 글
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