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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 저널정보
- 대한전자공학회 ICEIC : International Conference on Electronics, Informations and Communications ICEIC : 2008
- 발행연도
- 2008.6
- 수록면
- 339 - 342 (4page)
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Error Correction Codes (ECC) are employed to protect memory systems from soft fault errors for mass data processing of portable devices and large-scale integration circuits. Information stored in memory devices is vulnerable to soft errors due to low voltage and power consumption. Error correction codes such as Reed Solomon (RS) codes and Hamming codes require excessive chip area overhead to the implementation of memory circuits. In this paper, RS codes are implemented to FPGA and ASIC chips with 0.35㎛ CMOS standard cell process. The investigation of (255, 247) RS encoders and decoders with Berlekamp-Massey algorithm reveals 3.24% of that parity/data bit rate and 1.8㎟ of chip size. RS code circuit saves area overhead over Hamming code’s.
목차
Abstract
1. Introduction
2. Reed-Solomon theory
3. FPGA implementation of RS code
4. VLSI implementation using 0.35㎛ CMOS standard cell process
5. Review
6. Conclusion
References
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