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논문 기본 정보

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저자정보
Yongmin Jung (연세대학교) Yunho Jung (한국항공대학교) Jaeseok Kim (연세대학교)
저널정보
대한전자공학회 ICEIC : International Conference on Electronics, Informations and Communications ICEIC : 2008
발행연도
2008.6
수록면
447 - 450 (4page)

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This paper proposes a low complexity hardware architecture of low-density parity-check (LDPC) encoder for IEEE 802.11n Wireless LAN (WLAN) systems. The proposed LDPC encoder is implemented with the two stage pipelined structure which is based on a quasi-cyclic (QC) LDPC encoding scheme with a dual diagonal matrix. To reduce the implementation complexity, the matrix multiplications are replaced by the logarithmic shift operations and the vector additions. Implementation results show that the proposed architecture reduces the required memory size by 25% and the number of the required logic gate by 20% over the wellknown Richardson’s encoding. The processing delay is also reduced by 10-23 clocks as the coding rates and the codeword block lengths.

목차

Abstract
1. Introduction
2. LDPC Codes for IEEE 802.11n WLAN Systems
3. Design of Low Complexity Hardware Architecture for LDPC Encoder
4. Implementation and Results
5. Conclusions
Acknowledgments
References

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