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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2011.11
- 수록면
- 62 - 65 (4page)
이용수
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This work describes a 13b 100MS/s 0.13um CMOS four-step pipeline ADC. The proposed SHA-free ADC employs a range-scaling technique based on switched-capacitor circuits properly to handle input signals twice as wide as a single on-chip reference range in the first pipeline stage. The range scaling makes reference driving buffers keep a sufficient dynamic voltage headroom and doubles the offset tolerance of a latched comparator without a pre-amp in the flash ADC1. The prototype ADC demonstrates the measured DNL and INL within 0.57LSB and 0.99LSB, respectively. The ADC shows a maximum SNDR of 64.6dB and a SFDR of 74.0dB at 100MS/s, respectively. The ADC with an active die area of 1.2mm2 consumes 145.6mW including the high-speed reference buffers and 91mW excluding the buffers at 100MS/s and a 1.3V supply voltage.
목차
Abstract
I. INTRODUCTION
II. PROPOSED ADC ARCHITECTURE
III. CIRCUIT IMPLEMENTATION
IV. MEASURED RESULTS
V. CONCLUSION
ACKNOWLEDGMENT
REFERENCES
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UCI(KEPA) : I410-ECN-0101-2013-569-001474398