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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.13 No.2
- 발행연도
- 2013.4
- 수록면
- 98 - 107 (10page)
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This work describes a 13b 100 MS/s 0.13um CMOS four-stage pipeline ADC for 3G communication systems. The proposed SHA-free ADC employs a range-scaling technique based on switched-capacitor circuits to properly handle a wide input range of 2VP-P using a single on-chip reference of 1VP-P. The proposed range scaling makes the reference buffers keep a sufficient voltage headroom and doubles the offset tolerance of a latched comparator in the flash ADC1 with a doubled input range. A two-step reference selection technique in the back-end 5b flash ADC reduces both power dissipation and chip area by 50%. The prototype ADC in a 0.13 um CMOS demonstrates the measured differential and integral nonlinearities within 0.57 LSB and 0.99 LSB, respectively. The ADC shows a maximum signal-to-noise-and-distortion ratio of 64.6 dB and a maximum spurious-free dynamic range of 74.0 dB at 100 MS/s, respectively. The ADC with an active die area of 1.2 mm2 consumes 145.6 mW including high-speed reference buffers and 91 mW excluding buffers at 100 MS/s and a 1.3 V supply voltage.
목차
Abstract
I. INTRODUCTION
II. RANGE SCALING TECHNIQUES
III. PROPOSED ADC ARCHITECTURE
IV. CIRCUIT IMPLEMENTATION
V. ADC IMPLEMENTATION AND MEASUREMENTS
VI. CONCLUSIONS
REFERENCES
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