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논문 기본 정보

자료유형
학술대회자료
저자정보
Kyeong-Yuk Min (Hanyang University) Jong-Wha Chong (Hanyang University)
저널정보
대한전자공학회 대한전자공학회 ISOCC ISOCC 2009 Conference
발행연도
2009.11
수록면
67 - 70 (4page)

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In this paper, we propose a memory and performance optimized architecture to accelerate the operation speed of adaptive deblocking filter (DF) for H.264/JVT/AVC video coding. With the proposed processing order, we can reduce not only the number of internal buffer but also the size of the internal SRAM. Two 4x4 internal buffer with MUXs and a 32x16 internal SRAM are needed for the buffering operation of DF with I/O bandwidth of 32 bit. The filtering cycles of the proposed DF are 192 clocks in loading/storing and filtering operations. Proposed architecture can be processed in real-time for 1080HD (1920x1088@30fps) at a 70MHz clock frequency.

목차

Abstract
I. INTRODUCTION
II. DEBLOCKING FILTER
III. PROPOSED ARCHITECTURE
IV. SIMULATION RESULTS
V. CONCLUSION
REFERENCES

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