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A 3.2Gbps/pin transmitter for DDR memory interface with pulsed latch embedded pre-emphasis circuit
대한전자공학회 ISOCC
2006 .10
DDR 인터페이스의 구현
한국통신학회 학술대회논문집
2014 .01
A 0.25-㎛ CMOS 1.6Gbps/pin 4-Level Transceiver Using Stub Series Terminated Logic Interface for High Bandwidth
대한전자공학회 학술대회
2002 .06
2.5 Gbps CMOS Optical Transceiver 설계 및 디자인
한국통신학회 학술대회논문집
2003 .07
Inter-pin skew compensation method for 3.2Gbps/pin DDR4 SDRAM interface
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2009 .07
300 PIN MSA 규격의 10 Gbps 광 트랜시버 구현
한국통신학회 기타 간행물
2004 .11
5 Gbps급 4채널 광트랜시버 모듈
한국통신학회 기타 간행물
2002 .10
2 .5 Gbps , 10 Gbps , 100 Gbps급 고속 광전송 장치
전자공학회지
1993 .04
A 6 Gbps/pin Low-Power Half-Duplex Active Cross-Coupled LVDS Transceiver with Switched Termination
[ETRI] ETRI Journal
2008 .08
10Gbps 광전송 시스템의 셀프간 신호연결용 소자 설계 ( A design of inter-shelf data transceiver chip in 10Gbps optical transmission system )
한국통신학회 학술대회논문집
1998 .01
The Interface Block for MOST transceiver Chip
대한전자공학회 ISOCC
2006 .10
Xilinx GTP 인터페이스와 DDR-2 메모리를 이용한 고속 데이터 처리 유닛 개발에 관한 연구
한국항공우주학회지
2008 .08
100Gbps 광트랜시버 펌웨어 설계 및 구현
한국통신학회 학술대회논문집
2019 .01
Device Description Repository System Using Extended DDR Interface
INTERNATIONAL CONFERENCE ON FUTURE INFORMATION & COMMUNICATION ENGINEERING
2009 .06
Design of a CMOS 1.8V LVDS I/O for 3.2Gbps/pin
대한전자공학회 ISOCC
2004 .10
Design of CMOS 5 Gb/s 4-PAM Transceiver Frontend for Low-power Memory Interface
대한전자공학회 ISOCC
2012 .11
DDR 인터페이스를 위한 Clock phase checking 알고리즘
대한전자공학회 학술대회
2014 .06
DDR4 메모리 Command 데이터의 압축률 향상을 위한 전처리 기법
대한전자공학회 학술대회
2018 .06
2.5Gbps 시리얼 데이터 링크 CMOS 트랜시버의 설계
대한전자공학회 학술대회
2003 .07
무선 가속도 센서를 이용한 DDR 오락장치 구현
대한전자공학회 학술대회
2018 .06
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