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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2008.11
- 수록면
- 440 - 443 (4page)
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In this paper, we propose a new design method to control the clock duty ratio of a flash-A/D converter. Using this method, the power consumption of comparators in an A/D converter can be reduced drastically with very few additional circuits. Digital back-end including error-correction and encoding block also have more time to treat data from comparators due to being extended data length. Additionally, we can reduce the area of comparators and digital back-end. Simulation results show that the power consumption of a comparator using clock which has a duty ratio of 0.25 is more efficient by about 50% compared to a comparator which uses clock with a duty ratio of 0.5.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. THEORETICAL ANALYSIS
Ⅲ. VERIFYING THE THEORY WITH SIMULATION
Ⅳ. CONCLUSION
REFERENCES
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