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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2008.11
- 수록면
- 552 - 555 (4page)
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In order to use a synchronous dynamic RAM (SDRAM) as the off-chip memory of an H.264/AVC encoder, this paper proposes an efficient SDRAM memory controller with an asynchronous bridge. With the proposed architecture, the SDRAM bandwidth is increased by making the operation frequency of an external SDRAM higher than that of the hardware accelerators of an H.264/AVC encoder. Experimental results show that the encoding speed is increased by 30.5% when the SDRAM clock frequency is increased from 100 MHz to 200 MHz while the H.264/AVC hardware accelerators operate at 100 MHz.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. CHARACTERICS OF AN SDRAM
Ⅲ. SDRAM CONTROLLER ARCHTECTURE
Ⅳ. IMPLEMENTATION AND RESULTS
Ⅴ. CONCLUSIONS
REFERENCES
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