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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2012.5
- 수록면
- 37 - 42 (6page)
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기존의 전류 스티어링 전하 펌프의 타이밍 부정합 감소를 위한 새로운 전하 펌프를 제안한다. 기존의 전류 스티어링 전하 펌프는 UP, DOWN 신호의 입력단에 NMOS를 사용하여 서로 다른 지연단 수를 갖게 된다. 제안한 전하 펌프에서는 DOWN 신호의 입력단에 PMOS를 사용함으로써 UP, DOWN 신호의 지연단 수를 동등하게 한다. 기존의 전류 스티어링 전하 펌프를 최적화하여 시뮬레이션한 결과 턴온과 턴오프에 대하여 지연시간의 차이는 각각 14ns, 6ns 이다. 반면에 제안한 전하 펌프는 타이밍 부정합이 향상되어 턴온과 턴오프에 대하여 지연시간의 차이는 각각 6ns, 5ns 이다. 타이밍 부정합의 감소로 인하여 기준 스퍼는 -26dBc에서 -39dBc로 줄어들었다. 제안하는 전하 펌프는 CMOS 0.18μm 공정을 사용하여 설계하였다. 측정 결과 전하 펌프 출력 전압 범위 0.3∼1.5V에서 최대 1.5%의 전류 부정합을 보인다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 측정 결론
Ⅵ. 결론
Acknowledgement
참고문헌
참고문헌 (9)
참고문헌 신청
1. [학술지(정기간행물)] - 이재환 / 2009 / 전하 펌프의 전류 부정합 감소를 위한 피드포워드 방식 / 전자공학회논문지 - SC 46 (1) : 63 ~ 67
2. [학술지(정기간행물)] - F. Gardner / 1980 / Charge-pump phase-locked loops / IEEE Trans. Communications 28 (11) : 1849 ~ 1858
3. [학술지(정기간행물)] - M. Johnson / 1988 / A variable delay line PLL for CPU-coprocessor synchronization / IEEE JSSC 23 (5) : 1218 ~ 1233
4. [단행본] - B. Razavi / 2001 / Design of Analog CMOS Integrated Circuits / McGraw-Hill : 562 ~ 567
5. [학술대회논문] - W. Rhee / 1999 / Design of high-performance CMOS charge pumps in phase-locked loops / in Proc. ISCAS 2 : 542 ~ 548
2. [학술지(정기간행물)] - F. Gardner / 1980 / Charge-pump phase-locked loops / IEEE Trans. Communications 28 (11) : 1849 ~ 1858
3. [학술지(정기간행물)] - M. Johnson / 1988 / A variable delay line PLL for CPU-coprocessor synchronization / IEEE JSSC 23 (5) : 1218 ~ 1233
4. [단행본] - B. Razavi / 2001 / Design of Analog CMOS Integrated Circuits / McGraw-Hill : 562 ~ 567
5. [학술대회논문] - W. Rhee / 1999 / Design of high-performance CMOS charge pumps in phase-locked loops / in Proc. ISCAS 2 : 542 ~ 548
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