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저자정보
Shiv Bhushan (National Institute of Technology) Santunu Sarangi (National Institute of Technology) Gopi Krishna S. (National Institute of Technology) Abirmoya Santra (National Institute of Technology) Sarvesh Dubey (IIT(BHU)) Pramod Kumar Tiwari (National Institute of Technology)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.13 No.4
발행연도
2013.8
수록면
367 - 380 (14page)

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In this paper, an analytical threshold voltage model is developed for a short-channel double-material-gate (DMG) strained-silicon (s-Si) on silicon-germanium (Si<SUB>1-x</SUB> Ge<SUB>x</SUB>) MOSFET structure. The proposed threshold voltage model is based on the so called virtual-cathode potential formulation. The virtual-cathode potential is taken as minimum channel potential along the transverse direction of the channel and is derived from tow-dimensional (2D) potential distribution of channel region. The (2D) potential distribution of channel region. The 2D channel potential is formulated by solving the 2D Poisson"s equation with suitable boundary conditions in both the strained-Si layer and relaxed Si<SUB>1-x</SUB> Ge<SUB>x</SUB> layer. The effects of a number of device parameters like the Ge mole fraction, Si film thickness and gate-length ratio have been considered on threshold voltage. Further, the drain induced barrier lowering (DIBL) has also been analyzed for gate-length ratio and amount of strain variations. The validity of the present 2D analytical model is verified with ATLAS<SUP>TM</SUP>, a 2D device simulator from Silvaco Inc.
#Double-material-gate(DMG) #hot carrier effect(HCE) #drain induced barrier lowering(DIBL) #strained-silicon(s-Si) on silicon-germanium (Si< #SUB> #1-x< #/SUB> # Ge< #SUB> #x< #/SUB> #) MOSFETs

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. THE MODIFIED BAND STRUCTURE
Ⅲ. DEVICE STRUCTURE
Ⅳ. SURFACE POTENTIAL MODELING
Ⅴ. THRESHOLD VOLTAGE MODELING
Ⅵ. SIMULATION METHOD AND MODELS
Ⅶ. RESULT AND DISCUSSION
Ⅷ. CONCLUSIONS
REFERENCES

참고문헌 (35)

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1. [인터넷자원] - / / International technology roadmap for semiconductors (ITRS) google schola 2. [학위논문] - N. Xou / 2012 / Effectivenes of strain solution for next generation MOSFET / 박사 / University of California google schola 3. [학위논문] - Q. Chen / 2003 / Scaling limits and opportunities of Double-Gate MOSFETS / 박사 / Georgia Institute of Technology google schola 4. [단행본] - S. M. Sze / / Semiconductor Devices: Physics And Technology, 2nd Edition, chap no. 3 / Wiley-India : 48 ~ 51 google schola 5. [학술지(정기간행물)] - J.P. Colinge / 2007 / Multi-gate SOI MOSFETs / Microelectronic Engineering 84 : 2071 ~ 2076 google schola

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