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논문 기본 정보

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학술대회자료
저자정보
유창헌 (인하대학교) 정용수 (인하대학교) 김진혁 (인하대학교) 최상방 (인하대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2014년도 대한전자공학회 하계종합학술대회
발행연도
2014.6
수록면
63 - 66 (4page)

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In this paper, using a simple multiple of the decimal serial multiplier to reduce the time delay is proposed. The proposed multiplier reduces the delay time by encoding a multiplier to signed digit number of limited range and by generating a simple multiple of the corresponding multiplier. Also in order to reduce the unnecessary operation, 1X multiple creation is added. In order to estimate the proposed serial decimal fixed-point multiplier, synthesis is implemented using Design Compiler. Synthesis results show that the delay of proposed multiplier is reduced by 2.8% and the area is increased by 0.22%, compared to the existing serial decimal multiplier.

목차

Abstract
I. 서론
II. 가중 인코딩 수를 이용한 직렬 십진 고정소수점 곱셈기 설계
Ⅲ. 구현 및 성능 평가
Ⅳ. 결론
참고문헌

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