지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 최상방
- 발행연도
- 2015
- 저작권
- 인하대학교 논문은 저작권에 의해 보호받습니다.
이용수1
이 논문의 연구 히스토리 (3)
2015
- 이 논문의 후속연구가 궁금하신가요?
- 연관 학술논문 또는 학술발표를 통해 보다 발전된 연구결과를 확인하실 수 있습니다.
- 이 논문의 연구 히스토리 확인하기
초록· 키워드
오류제보하기
이진 부동소수점 연산은 공학에서 충분한 기능을 제공하지만 소수점 표현의 한계가 있기 때문에 환전, 세금계산, 전자상거래 등의 상업적인 기능을 수행하는 어플리케이션에 적합지 않다. 이에 따라 십진 연산의 필요성과 중요성이 부각되었고 미국 전기 전자 학회(IEEE)에선 기존의 이진 부동소수점 연산만 다룬 IEEE-754 standard를 수정해 십진 부동소수점을 도입한 IEEE 754-2008 standard을 개정하였다. 십진 부동소수점은 십진수를 정확한 수치로 표현이 가능하다는 장점 때문에 많은 연구가 진행되어왔다. 대표적인 십진수 표현 코드인 BCD는 이진수로 각 자릿수를 표현할 수 있다는 강점이 있지만 연산에서는 비효율적이기 때문에 부호화 자릿수가 주로 사용된다.
본 논문에서는 직렬 십진 곱셈기의 성능을 향상시키는 방안과 다중 digit을 동시에 연산하는 방안을 제안한다. 제안하는 직렬 십진 곱셈기는 부분 곱 생성단계의 2배수, 4배수를 생성하기 위한 인코딩 모듈을 없애고 쉬프트 연산만으로 이를 생성해 빠르게 부분 곱을 생성할 수 있다. 이전 자릿수에서 생기는 캐리를 반영해야하는 방법과 달리 각 자릿수는 해당 자리에서 연산이 되므로 효율적이다. 또한 다중 digit 연산을 이용해 연산의 횟수를 줄인다.
제안하는 직렬 십진 곱셈기의 성능을 평가하기 위해서 Synopsys사의 Design Compiler를 이용하여 SMIC사의 110nm CMOS 공정 라이브러리로 합성하였다. 그 결과 기존의 간단한 배수생성을 이용한 직렬 십진 곱셈기와 비교해 전체 면적은 4% 증가하였지만, 전체 지연시간은 5% 감소하였다. 합성 결과는 제안한 직렬 십진 곱셈기가 지연시간 면에서 효율적임을 나타낸다. 또한 동시 연산 수가 증가함에 따른 제안한 다중 digit 곱셈기의 면적과 지연시간의 trade-off를 확인하였다.
본 논문에서는 직렬 십진 곱셈기의 성능을 향상시키는 방안과 다중 digit을 동시에 연산하는 방안을 제안한다. 제안하는 직렬 십진 곱셈기는 부분 곱 생성단계의 2배수, 4배수를 생성하기 위한 인코딩 모듈을 없애고 쉬프트 연산만으로 이를 생성해 빠르게 부분 곱을 생성할 수 있다. 이전 자릿수에서 생기는 캐리를 반영해야하는 방법과 달리 각 자릿수는 해당 자리에서 연산이 되므로 효율적이다. 또한 다중 digit 연산을 이용해 연산의 횟수를 줄인다.
제안하는 직렬 십진 곱셈기의 성능을 평가하기 위해서 Synopsys사의 Design Compiler를 이용하여 SMIC사의 110nm CMOS 공정 라이브러리로 합성하였다. 그 결과 기존의 간단한 배수생성을 이용한 직렬 십진 곱셈기와 비교해 전체 면적은 4% 증가하였지만, 전체 지연시간은 5% 감소하였다. 합성 결과는 제안한 직렬 십진 곱셈기가 지연시간 면에서 효율적임을 나타낸다. 또한 동시 연산 수가 증가함에 따른 제안한 다중 digit 곱셈기의 면적과 지연시간의 trade-off를 확인하였다.
목차
제 1 장 서 론 1제 2 장 관련 연구 42.1 IEEE 754-2008 standard 42.2 십진 곱셈기 개요 62.3 부호화 자릿수 연산 72.4 이전 연구 9제 3 장 배수 생성을 줄인 직렬 십진 곱셈기 143.1 부분 곱 생성 단계 143.2 부분 곱 축약 단계 173.3 최종 변환 단계 19제 4 장 다중 디지트를 이용한 직렬 십진 곱셈기 동작 및 설계4.1 효율적인 배수생성을 이용한 직렬 십진 곱셈기 234.2 다중 디지트를 이용한 직렬 십진 곱셈기 33제 5 장 시뮬레이션 및 성능 분석 365.1 동작 검증 365.2 ASIC 환경에서의 합성 결과 및 분석 39제 6 장 결 론 46
최근 본 자료
댓글(0)
0