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학술저널
저자정보
Youngsu Kwon (Electronics and Telecommunications Research Institute (ETRI)) Jae-Jin Lee (Electronics and Telecommunications Research Institute (ETRI)) Kyoung-Seon Shin (Electronics and Telecommunications Research Institute (ETRI)) Jin-Ho Han (Electronics and Telecommunications Research Institute (ETRI)) Kyung-Jin Byun (Electronics and Telecommunications Research Institute (ETRI)) Nak-Woong Eum (Electronics and Telecommunications Research Institute (ETRI))
저널정보
대한전자공학회 IEIE Transactions on Smart Processing & Computing IEIE Transactions on Smart Processing & Computing Vol.4 No.2
발행연도
2015.4
수록면
71 - 77 (7page)

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Upcoming ground-breaking applications for always-on tiny interconnected devices steadily demand two-fold features of processor cores: aggressively low power consumption and enhanced performance. We propose implementation of a novel superscalar low-power processor core with a low supply voltage. The core implements intra-core low-power microarchitecture with minimal performance degradation in instruction fetch, branch prediction, scheduling, and execution units. The inter-core lockstep not only detects malfunctions during low-voltage operation but also carries out software-based recovery. The chip incorporates a pair of cores, high-speed memory, and peripheral interfaces to be implemented with a 65nm node. The processor core consumes only 24mW at 350MHz and 0.68V, resulting in power efficiency of 80 μW/MHz. The operating frequency of the core reaches 850MHz at 1.2V.
#Processor #Core #Low-power #Variation-tolerance #Superscalar #Application processor

목차

Abstract
1. Introduction
2. Intra-Core Low-Power Architecture
3. Inter-Core Lockstep for Reliability
4. Implementation
5. Conclusion
References

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