Design of Two-Dimensional FIR Digital Filters Using Minimal Number of Adders and Subtractors

Mitsuhiko Yagyu ,  Takashi Kawai ,  Akino 외 2명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

1997 .01

DESIGN OF LINEAR PHASE FIR DIGITAL FILTERS USING MINIMAL NUMBER OF ADDERS AND SUBTRACTORS

Mitsuhiko Yagyu ,  Masatsugu Shi ,  ato 외 4명

대한전자공학회 기타 간행물

1996 .01

One Approach to a Subtractor with Hopfield Neural Network

Hisashi Hayashi ,  Masamitu Otake ,  Yoichi Manome 외 6명

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1995 .01

A Novel Neural Network Adder for Prime Numbers

Ali Massoud Haida ,  Hi ,  oyuki Shi 외 2명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2004 .07

Half Subtractor in QCA for Arithmetic Circuits

Sa ,  va ,  bek E 외 2명

Proceedings of The International Workshop on Future Technology

2017 .07

뉴론 MOS 트랜지스터를 이용한 반가감산기의 설계 ( Design of Half Adder-Subtractor Using Neuron MOS Transistor )

정보희 ,  김종훈

대한전자공학회 학술대회

1997 .01

고성능 가산기의 최적화 연구

허석원 ,  김문경 ,  이용주 외 1명

한국통신학회논문지

2004 .05

혼합 가산기를 위한 부가산기의 순서와 비트 할당 연구

이병석 ,  이정근 ,  이정아

대한전자공학회 학술대회

2006 .11

A Novel binary Adder using the Neural Networks

M. Mo ,  isue ,  H. Koinuma

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1988 .01

정확도를 높인 Approximate Adder 설계

이정원 ,  김서진 ,  김유빈 외 2명

대한전자공학회 학술대회

2020 .08

Analysis on Full Adder with Restoring Function in Nominal and Low Supply Voltage

Jeong Seok Pa ,  k ,  Juhyun Pa 외 2명

대한전자공학회 학술대회

2017 .01

Noise Reduction in CMOS Active Pixel Sensor by Electric Shutter and Current Subtractor

Hyung-June Yoon ,  Jae-Hyun Pa ,  k 외 6명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2004 .07

An Accuracy Enhanced Error Tolerant Adder with Carry Prediction for Approximate Computing

Yongtae Kim

IEIE Transactions on Smart Processing & Computing

2019 .08

고속동작 가능한 새로운 1-비트 전가산기 설계

김영운 ,  손위 ,  서해준 외 1명

대한전자공학회 학술대회

2007 .11

High-Level Synthesis using Carry-Save-Adders

Dongwook Lee ,  Taewhan Kim

대한전자공학회 ISOCC

2004 .10

저전력 Approximate Floating Point Adder 설계

이정원 ,  우지현 ,  이재영 외 2명

대한전자공학회 학술대회

2020 .08

Expanding Design Space of Adder Architecture for Better Time-Area Trade-offs

Jeong-Gun Lee ,  Jeong-A Lee ,  Suk-Jin Kim 외 1명

대한전자공학회 ISOCC

2004 .10

일반 counter의 설계 및 테스팅

조광희 ,  홍성제

한국정보과학회 학술발표논문집

1991 .04

캐스캐이드 ADDER 회로 설계 및 시뮬레이션에 관한 연구

박경태

한국통신학회 학술대회논문집

2018 .01

A Design of High-Speed 1-Bit Full Adder Cell using 0.18 ㎛ CMOS Process

Young-Woon Kim ,  Hae-Jun Seo ,  Tae-Won Cho

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2008 .07