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최사라 (연세대학교) 나태희 (연세대학교) 송병규 (연세대학교) 김정필 (퀄컴) 강승혁 (퀄컴) 정성욱 (연세대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2015년도 대한전자공학회 하계종합학술대회
발행연도
2015.6
수록면
129 - 132 (4page)

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As the technology node scales down aggressively, it is hard to guarantee the reliability of memory due to the high occurrence of soft errors. Therefore, ECC is generally adopted in the memory system to improve the reliability. Especially for emerging memories, such as ReRAM, PRAM, and STT-MRAM, they usally uses Double Error Correction (DEC) BCH code because this code has relatively low overhead of read latency and circuit complexity. To reduce more read latency, parallel BCH decoding altorihms are proposed recently. In this paper, two ways of implementation for parallel BCH decoding algorithm are compared in terms of delay, area and power.

목차

Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 구현 결과 및 비교
Ⅳ. 결론 및 향후 연구방향
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