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자료유형
학술저널
저자정보
Prashanthi Metku (Missouri University of Science & Technology) Ramu Seva (Missouri University of Science & Technology) Kyung Ki Kim (Daegu University) Yong-Bin Kim (Northeastern University) Minsu Choi (Missouri University of Science & Technology)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.17 No.5
발행연도
2017.10
수록면
717 - 728 (12page)
DOI
10.5573/JSTS.2017.17.5.717

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A 3D heterogeneous processor (commonly termed as 3DHP) integrates multiple processor (such as CPU/GPU) and DRAM dies, interconnected vertically by a massive number of Through-Silicon Vias (TSVs). The 3DHP is expected to address the limited bandwidth, high latency and energy consumption of off-chip DRAM. However, spatial and temporal variability due to hotspots in on-chip thermal gradient may result in wide bit error variation in DRAM dies. This work proposes a novel adaptive multi-path BCH decoder to efficiently address this issue. Instead of having a static BCH decoder designed from the worst-case bit error probability analysis, the proposed adaptive multipath BCH decoder offers multiple decoding paths with varying target number of error bits to correct, which is estimated from the thermal gradient data generated by on-chip temperature sensors. Thus, it minimizes the overall decoding latency adaptively. The proposed approach has been verified by implementing an adaptive 4-path BCH decoder in FPGA hardware. A series of decoding performance evaluation data has been generated to demonstrate the efficiency of the proposed design.
#BCH decoder #bit error rate variability #thermal integrity #3D heterogeneous processor

목차

Abstract
I. INTRODUCTION
II. ARCHITECTURE
III. ADPATIVE MULTI-PATH DECODER DESIGN
IV. PERFORMANCE EVALUATION
V. CONCLUSIONS
REFERENCES

참고문헌 (27)

참고문헌 신청
S. Naffziger, “Technology impacts from the new wave of archi-tectures for media-rich workloads,” in VLSI Technology (VLSIT), 2011 Symposium on, 2011, pp. 6?10. W. Liao, F. Li, and L. He, “Microarchitecture level power and thermal simulation considering temperature dependent leakage model,” in Low Power Electronics and Design, 2003. ISLPED ’03. Proceedings of the 2003 International Symposium on, 2003, pp. 211?216. J.-H. Ahn, B.-H. Jeong, S.-H. Kim, S.-H. Chu, S.-K. Cho, H.-J. Lee, M.-H. Kim, S.-I. Park, S.-W. Shin, J.-H. Lee et al., “Adaptive self-refresh scheme for battery operated high-density mobile DRAM applications,” in Solid-State Circuits Conference, 2006. ASSCC 2006. IEEE Asian. IEEE, 2006, pp. 319?322. W. Yun, K. Kang, and C.-M. Kyung, “Thermal aware energy minimization of 3D-stacked L3 cache with error rate limitation,” in Circuits and Systems (ISCAS), 2011 IEEE International Sym-posium on, 2011, pp. 1672?1675. T. Hamamoto, S. Sugiura, and S. Sawada, “On the retention time distribution of dynamic random access memory (DRAM),” Electron Devices, IEEE Transactions on, vol. 45, no. 6, pp. 1300? 1309, 1998.

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