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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 저널정보
- 대한전자공학회 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications ITC-CSCC 2015
- 발행연도
- 2015.6
- 수록면
- 657 - 660 (4page)
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In LSI layout verification, an efficient method to recognize DRC errors on the layout design data is required. In this paper, we propose a system to show an image of error figures overlaid on layout data after DRC execution. Since this process is automatically executed in batch mode, the work load for both a DRC tool operator and a LSI designer is significantly reduced, because they have to deal with a lot of error figures by manual operation in the conventional method. Our proposed system deals with error figures by grouping them at a moderate level using agglomerative hierarchical clustering. This enables the number of output images to be significantly reduced so that our system can provide an efficient DRC and error correction process.
목차
Abstract
1. Motivation
2. Clustering method
3. Experimental result
4. Conclusion
References
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