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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2015.12
- 수록면
- 570 - 577 (8page)
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The network-on-a-chip (NoC) appeared as a promising solution to handle the communications requirements of the multiprocessor system-on-a-chip (MPSoC). As the complexity of designs rises and the technology scales down into the deep-submicron domain, the probability of errors in the NoC components increases. Fault tolerance is a vital aspect in designing NoC architectures for future MPSoCs. This paper proposes an adaptive fault-tolerant technique that is a hybrid end-to-end and hop-to-hop, offering benefits of both error control schemes, and introduces a fault-aware adaptive selective hop-to-hop error correction scheme. The proposed technique ensures improvement in reliability by reducing the latency of the network in low transient–noise conditions.
목차
Abstract
INTRODUCTION
RELATED WORK
METHODOLOGY AND RESEARCH
EXPERIMENTAL ANALYSIS
CONCLUSIONS
References
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