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한국전기전자학회 전기전자학회논문지 전기전자학회논문지 제18권 제2호
발행연도
2014.6
수록면
198 - 205 (8page)

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정보화 기술의 발전에 따라 웨어러블 장치, 휴대용 장치, RFID와 같은 소형 애플리케이션에 대한 관심이 증가하고 있고, 여기에 적용하기 위한 소형 암호화 회로의 중요성이 강조되고 있다. 본 논문에서는 소형 애플리케이션에 적합한 AES 기반 암호화 회로를 제안한다. 제안하는 회로에서는 저장 공간의 최소화, 연산 자원의 공유를 통해서 크기를 최소화 하였다. 제안하는 회로는 8×16 비트 크기의 SRAM 두 개를 사용하였으며, 65nm 표준 셀 라이브러리를 이용하여 합성한 결과 2,241 개의 게이트로 구현되었고, 처리 속도는 초당 50.57M 비트이다. 따라서 저면적 암호화 회로를 필요로 하는 다양한 애플리케이션에 적용하여 사용할 수 있다.
#AES #cryptography #encryption #low-area design #security

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1. [기타자료] - / / FIPS Publication 197, Advanced Encryption Standard (AES), U.S. Doc/NIST google schola 2. [학술대회논문] - K. Thongkhome / 2011 / A FPGA Design of AES Core Architecture for Portable Hard Disk / 2011 Eighth International Joint Conference on Computer Science and Software Engineering : 223 ~ 228 google schola 3. [학술대회논문] - Tsutsumi. D / 2012 / An AES Processing System with a Compact CPU Core for Secure Communication in Embedded Systems / TENCON 2012 IEEE Region 10 Conference : 1 ~ 5 google schola 4. [학술대회논문] - Tuan Anh Pham / 2012 / Area and Power Optimisation for AES Encryption Module Implementation on FPGA / 2012 18th International Conference on Automation and Computing (ICAC) : 1 ~ 6 google schola 5. [학술대회논문] - X. Zhang / 2013 / On a High-Performance and Balanced Method of Hardware Implementation for AES / 2013 IEEE 7th International Conference on Software Security and Reliability-Companion : 16 ~ 20 google schola

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