비트라인 트래킹을 위한 replica 기술에 관한 연구

오세혁; 정한울; 정성욱

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자료유형: 학술저널

저자정보: 오세혁 정한울 정성욱

저널정보: 한국전기전자학회 전기전자학회논문지 전기전자학회논문지 제20권 제2호

발행연도: 2016.6

수록면: 167 - 170 (4page)

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정적 램의 비트라인을 정밀하게 추적하는 감지증폭기의 enable 신호를 만들기 위해 replica bit-line 기술 (RBL)이 사용된다. 하지만, 공정으로 인한 문턱전압의 변화는 replica bit-line 회로에 흐르는 전류를 변화시키고 이는 감지증폭기의 enable 신호 생성 시간 (TSAE)을 변화시키며, 결과적으로는 읽기 동작을 불안정하게 한다. 본 논문에서는 conventional replica bit-line delay (RBLconv )구조 및 TSAE변화를 감소시킬 수 있는 개선 구조인 dual replica bit-line delay (DRBD)구조와 multi-stage dual replica bit-line delay(MDRBD)구조를 소개하고, 14nm FinFET 공정, 동작전압 0.6V에서 각 기술들에 대한 읽기 성공률이 6V를 만족하는 최대 on-cell 개수를 simulation을 통해 찾고 이때 각 구조에 대한 performance와 에너지를 비교했다. 그 결과, RBLconv 대비 DRBD와 MDRBD의 performance는 각각 24.4%와 48.3% 저하되고 에너지 소모는 각각 8%와 32.4% 감소된 것을 관찰하였다.

#performance #power #Replica Bit-line #sense amplifier #standard deviation

참고문헌 (4)

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[학술대회논문] - M. Khellah / 2008 / Read and write circuit assist techniques for improving Vccmin of dense 6T SRAM cell / Integrated Circuit Design and Technology and Tutorial, 2008. ICICDT 2008. IEEE International Conference on : 185 ~ 188

[학술지(정기간행물)] - Y. Niki / 2011 / A Digitized Replica Bitline Delay Technique for Random-Variation-Tolerant Timing Generat ion of SRAM Sense Amplifiers / Solid-State Circuits, IEEE Journal of 46 : 2545 ~ 2551

[학술지(정기간행물)] - W. Jianhui / 2014 / A Multiple-Stage Parallel Replica-Bitli ne Delay Addition Technique for Reducing Timing Variation of SRAM Sense Amplifiers / Circuits and Systems I I : Express Briefs, IEEE Transactions on 61 : 264 ~ 268

[학술지(정기간행물)] - C.-y. Peng / 2015 / Multi-stage dual replica bit-line delay technique for process-variationrobust timing of low voltage SRAM sense amplifier / Frontiers of Information Technology & Electronic Engineering 16 : 700 ~ 706

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