SHA-3과 SHAKE256 알고리듬을 지원하는 해쉬 프로세서의 하드웨어 설계

최병윤

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자료유형: 학술저널

저자정보: 최병윤 (Dongeui University)

저널정보: 한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제21권 제6호

발행연도: 2017.6

수록면: 1,075 - 1,082 (8page)

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본 논문에서는 새로운 해쉬 알고리듬인 SHA-3과 출력 길이 확장함수인 SHAKE256을 구현하는 해쉬 프로세서를 설계하였다. 해쉬 프로세서는 성능을 극대화하기 위해 Padder 블록, 라운드 코어 블록, 출력 블록이 블록 단계에서 파이프라인 구조로 동작한다. Padder 블록은 가변길이의 입력을 여러 개의 블록으로 만들고, 라운드 코어 블록은 on-the-fly 라운드 상수 생성기를 사용하여 SHA-3와 SHAKE256에 대응하는 해쉬 및 출력 확장 결과를 생성하며, 출력 블록은 결과 값을 호스트로 전달하는 기능을 수행한다. 해쉬 프로세서는 Xilinx Virtex-5 FPGA에서 최대 동작 속도는 220 MHz이며, SHA3-512의 경우 5.28 Gbps의 처리율을 갖는다. 프로세서는 SHA-3 와 SHAKE-256 알고리듬을 지원하므로 무결성, 키 생성, 난수 생성 등의 암호 분야에 응용이 가능하다.

#무결성 #키 생성 #해시 알고리듬 #SHA-3 #SHAKE256 #Data Integrity #Key Generation #Hash Algorithm

참고문헌 (11)

참고문헌 신청

W. Stalling, Cryptography and Network Security-Principle and Practices, 5th ed., Essex, England: Pearson, 2013.

I. S. Janik, “High Level Synthesis and Evaluation of the Secure Hash Standard for FPGAs,” Ms. D. dissertation, University of Windsor, Windsor, Ontario, Canada, 2015. X. Wang, Y. Yin, and H. Yu, “Finding collisions in the full SHA-1,” in Advances in Cryptology(Crypto-2005) Lecture Notes in Computer Science, vol. 3621, Berlin, Heidelberg: Springer-Verlag, 2005, pp. 17-36. W. Stalling, “Inside SHA-3,” IEEE Potentials, vol. 22, no. 6, pp. 26-31, Nov.-Dec. 2013. FIPS PUB 202, SHA-3 Standard: Permutation-Based Hash and Extendable-Output Functions, NIST, Gaithersburg, MD, Aug. 2015.

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최병윤

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