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논문 기본 정보

자료유형
학술저널
저자정보
이상현 (Kumoh National Institute of Technology) 신경욱 (Kumoh National Institute of Technology)
저널정보
한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제22권 제1호
발행연도
2018.1
수록면
109 - 116 (8page)

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전자서명, 인증 코드, 키 생성 알고리듬 등의 보안 프로토콜에 사용되는 SHA-256 해시 함수를 면적 효율적으로 설계하였다. 설계된 SHA-256 해시 프로세서는 입력 메시지에 대한 패딩 및 파싱 기능을 수행하는 패더 블록을 포함하여 프리프로세싱을 위한 소프트웨어 없이 동작하도록 구현하였다. 라운드 연산을 16-비트 데이터 패스로 구현하여 64 라운드 연산이 128 클록 주기에 처리되도록 하였으며, 이를 통해 저면적 구현과 함께 성능 대비 하드웨어 복잡도 (area per throughput; APT)를 최적화 하였다. 설계된 SHA-256 해시 프로세서는 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였으며, 최대 116 MHz 클록 주파수로 동작하여 337 Mbps의 성능을 갖는 것으로 평가되었다. ASIC 구현을 위해 0.18-μm CMOS 셀 라이브러리로 합성한 결과, 13,251 GE로 구현되었으며, 최대 동작주파수는 200MHz로 예측되었다.

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. SHA-256 해시 함수[3]
Ⅲ. SHA-256 해시 프로세서 설계
Ⅳ. 기능검증 및 FPGA 구현
Ⅴ. 결론
REFERENCES

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